[发明专利]两步式高速动态时间数字转换器

说明书

本发明属于集成电路技术领域，具体为两步式高速动态时间数字转换器。本发明时间数字转换器由粗调时间数字转换器、动态时间放大器、细调时间数字转换器以及解码器组成；动态时间放大器由时间电压转换器和电压时间转换器组成；用以实现时间‑电压‑时间转换的过程，由粗调时间数字转换器产生的余量误差经过时间电压转换器后产生电压信号，再将电压信号输入至电压时间转换器，产生放大的输出时间信号；动态时间放大器具有稳定增益特性，可以达到高线性度；本发明的时间数字转换器可以实现一种流水线架构，并节省静态电流的产生，达到更快的转换速度和低电路消耗功率；校正电路只需要针对时间放大器增益进行一次校正，简化了电路的复杂度。

技术领域

本发明属于集成电路技术领域，具体涉及时间数字转换器。

背景技术

时间数字转换器已经使用于许多的混合信号系统中，像是锁相环以及一些进行时间信号处理的电路，这些应用需要时间数字转换器具有高精度、高速以及大的输入范围。目前有许多文献被提出来改进时间数字转换器的性能，在文献[1]中使用的时间数字转换器架构为两步式时间数字转换器，其运作原理为藉由时间数字转换器进行第一次量化后，使用时间放大器将时间余量放大，再使用时间数字转换器进行第二次量化，可以提高整体时间数字转换器的精度，但使用时间放大器会影响整体时间数字转换器的性能。在文献[1]中使用的以锁存器为基础的时间放大器，其增益容易受到制程、温度以及电压(PVT)飘移影响，因此造成时间数字转换器的线性度下降。文献[2]则是使用两条相互依赖的充放电路径作为时间放大器，可以达到比较好的增益控制能力，但他的增益大小以及线性范围仍受到限制。文献[3]提出使用脉冲序列产生器作为时间放大器，但其产生脉冲的过程会产生非线性的特性。文献[1-3]提出不同的时间放大器架构，但仍无法有效的改善时间放大器的非线性问题，因此大多需要设计复杂的校正电路去针对时间放大器造成的增益误差以及非线性特性去改进，此外越复杂的时间放大器或者是校正电路的设计会使电路的延迟越大，导致整体时间数字转换器的转换速度下降。

本发明基于传统的两步式时间数字转换器架构，提出一种简单的动态时间放大器架构去提高整体时间数字转换器的转换速度以及线性度，并降低整体电路消耗功率。本发明的动态时间放大器架构主要使用时间-电压-时间转换过程，其目的是为了藉由转换过程来实现一个放大的效果来达到高线性度，举例来说，当输入时间信号为16 ps，且时间放大器增益为16倍，藉由时间电压转换后得到输出电压为850 mV，最后由电压时间转换后得到输出时间信号为256 ps。此外，动态时间放大器具有采样-保持的特性，因此本发明还可以实现一个流水线的架构，来达到更快的转换速度。

[1] M. Lee and A. A. Abidi, A 9 b, 1.25 ps Resolution Coarse–FineTime-to-Digital Converter in 90 nm CMOS that Amplifies a Time Residue, inIEEE Journal of Solid-State Circuits, vol. 43, no. 4, pp. 769-777, April2008.

[2] S. Lee, Y. Seo, H. Park and J. Sim, A 1 GHz ADPLL With a 1.25 psMinimum-Resolution Sub-Exponent TDC in 0.18 μm CMOS, in IEEE Journal ofSolid-State Circuits, vol. 45, no. 12, pp. 2874-2881, Dec. 2010.

[3] K. Kim, Y. Kim, W. Yu and S. Cho, A 7 bit, 3.75 ps ResolutionTwo- Step Time-to-Digital Converter in 65 nm CMOS Using Pulse-Train TimeAmplifier, in IEEE Journal of Solid-State Circuits, vol. 48, no. 4, pp.1009-1017, April 2013.。

发明内容