[发明专利]具有掩埋栅极结构的半导体器件及其制造方法

说明书

公开了一种用于改善栅极感应漏极泄漏的半导体器件及其制造方法，并且该半导体器件可以包括：衬底；第一掺杂区和第二掺杂区，二者被形成为被衬底中的沟槽彼此间隔开；在沟槽之上的栅极电介质层；在栅极电介质层之上的掩埋栅极；沟道，沿着沟槽的轮廓在第一掺杂区与第二掺杂区之间；第一偶极子感应部分，嵌入在掩埋栅极与沟道之间的栅极电介质层中；以及第二偶极子感应部分，嵌入在掩埋栅极与第一掺杂区和第二掺杂区之间的栅极电介质层中。

相关申请的交叉引用

本申请要求2019年6月17日提交的申请号为10-2019-0071564的韩国专利申请的优先权，其公开内容通过引用整体合并于此。

技术领域

各个实施例总体上涉及一种半导体器件，并且更具体地，涉及一种具有掩埋栅极结构的半导体器件及其制造方法。

背景技术

为了晶体管的高性能而应用金属栅电极。特别地，掩埋栅极型晶体管需要控制阈值电压以用于高性能操作。另外，栅极感应漏极泄漏(GIDL)特性极大地影响了掩埋栅极型晶体管的性能。

发明内容

本发明总体上涉及一种半导体器件，并且更具体地，涉及一种具有掩埋栅极结构的半导体器件及其制造方法。

本发明的各种实施例针对具有掩埋栅极结构的半导体器件，该掩埋栅极结构可以改善栅极感应漏极泄漏(GIDL)。本发明的各种实施例还针对一种用于制造半导体器件的方法。

根据一个实施例，一种半导体器件可以包括：衬底；第一掺杂区和第二掺杂区，二者被形成为被衬底中的沟槽彼此间隔开；在所述沟槽之上的栅极电介质层；在栅极电介质层之上的掩埋栅极；沟道，所述沟道沿着所述沟槽的轮廓在第一掺杂区与第二掺杂区之间；第一偶极子感应部分，所述第一偶极子感应部分嵌入在掩埋栅极与沟道之间的栅极电介质层中；第二偶极子感应部分，所述第二偶极子感应部分嵌入在掩埋栅极与第一掺杂区和第二掺杂区之间的栅极电介质层中。

根据一个实施例，一种用于制造半导体器件的方法可以包括：在衬底中形成沟槽；在所述沟槽之上形成栅极电介质层；在所述沟槽下侧上的栅极电介质层中嵌入第一偶极子感应部分；在第一偶极子感应部分之上填充下栅极；在所述沟槽上侧上的栅极电介质层中嵌入第二偶极子感应部分；在所述下栅极之上形成上栅极。

本发明的这些和其他特征以及优点可以在下面的具体实施例中结合附图进行描述。

附图说明

图1是示出根据本发明一个实施例的半导体器件的平面图。

图2A是示出沿图1所示的A-A’线截取的半导体器件的截面图。

图2B是示出沿图1所示的B-B’线截取的半导体器件的截面图。

图3A至图3C是示出根据本发明一个实施例的半导体器件的截面图。

图4A至图4O是示出根据一个实施例的形成半导体器件的方法的示例的截面图。

图5A至图5D是示出形成半导体器件的方法的另一示例的截面图。

图6是示出存储单元的截面图。

具体实施方式

本文所述的各种实施例可以参考作为根据本发明的特定实施例的半导体器件的理想示意图的截面图、平面图和框图来描述。应注意，可以根据制造技术和/或公差来修改附图的结构。本发明不限于所描述的实施例和附图中所示的特定结构，而是可以包括其他实施例，或者包括根据制造工艺的要求可以产生的结构的任何改变的所描述的实施例的变型。因此，在附图中示出的区域具有示意性属性，并且在附图中示出的区域的形状旨在示出所述元件的区域的特定结构，而不旨在限制本发明的范围。