[发明专利]指令预取方法、装置、设备和介质

说明书

本申请公开了指令预取方法、装置、设备和介质，涉及数据存储技术，其中，该方法包括：在处理器内核从与其对应的目标缓冲区中获取所需指令之前，对目标缓冲区中的指令进行预编译；如果根据预编译结果，确定目标缓冲区中存在跳转指令，并且存在跳转指令的分支指令未被缓存在目标缓冲区中，则将未被缓存的分支指令从指令高速缓存区中预取至与处理器内核对应的候选缓冲区中，以等待处理器内核从候选缓冲区中获取分支指令；其中，目标缓冲区和候选缓冲区在指令预取过程中被交替复用。本申请实施例可以在不增加处理器的加工制造成本的基础上，提高每个处理器内核的取指效率，降低取指的时间延迟，降低缓存指令的覆盖对处理器运行的影响。

技术领域

本申请实施例涉及计算机技术，具体涉及数据存储技术，尤其涉及一种指令预取方法、装置、设备和介质。

背景技术

预取指令操作被广泛应用在各种处理器中，以达到提高处理器性能的目的。目前，针对多核处理器，预取指令操作主要采用以下两种方式实现：

方案1：采用在每个处理器内核中增加一级寄存器缓存，该缓存大小一般为指令高速缓存区(icache)的读通路带宽。一次从icache中读取多条指令存入增加的寄存器缓存中，当该寄存器缓存的指令使用完毕后再从icache中继续读取多条指令。当每个处理器内核中发生指令分支跳转等操作时，如果跳转地址(pc值)不在寄存器缓存内，则需要等待该核重新从icache中读取指令到寄存器缓存内，会造成较长的延时，影响处理器性能。并且，如果寄存器缓存大小与icache读带宽一致，为了避免当前读回的指令覆盖之前缓存的指令，则必须等待在先缓存的指令使用完毕才可以开始下一次的取指操作，这进一步导致取指延时增加。

方案2：在每个处理器内核中增加一级icache，减少多核竞争的取指延时，每个内核从自己核内的icache中读取指令，当所读取指令不在核内icache时，再向上一级icache中发起读请求。然而，在每个处理器内核中增加一级icache，这无疑会增大处理器的整体面积，提高了处理器的加工制造成本。

发明内容

本申请实施例公开一种指令预取方法、装置、设备和介质，在不增加处理器的加工制造成本的基础上，提高每个处理器内核的取指效率，降低取指的时间延迟，降低缓存指令的覆盖对处理器运行的影响。

第一方面，本申请实施例公开了一种指令预取方法，包括：

在处理器内核从与其对应的目标缓冲区中获取所需指令之前，对所述目标缓冲区中的指令进行预编译；

如果根据预编译结果，确定所述目标缓冲区中存在跳转指令，并且存在跳转指令的分支指令未被缓存在所述目标缓冲区中，则将未被缓存的分支指令从指令高速缓存区中预取至与所述处理器内核对应的候选缓冲区中，以等待所述处理器内核从所述候选缓冲区中获取所述分支指令；

其中，所述目标缓冲区和所述候选缓冲区在指令预取过程中被交替复用。

上述申请中的一个实施例具有如下优点或有益效果：通过指令预编译以及两块缓冲区的动态利用，在不增加处理器的加工制造成本的基础上，提高了每个处理器内核的取指效率，降低了取指的时间延迟，降低了缓存指令的覆盖对处理器运行的影响。

可选的，所述将未被缓存的分支指令从指令高速缓存区中预取至与所述处理器内核对应的候选缓冲区中，包括：

将所述未被缓存的分支指令中最小的指令地址作为首地址，从所述指令高速缓存区中预取预设数量的指令，缓存至与所述处理器内核对应的候选缓冲区中，其中，所述未被缓存的分支指令包括在所述预设数量的指令内。

上述申请中的一个实施例具有如下优点或有益效果：通过将未被缓存的分支指令中最小的指令地址作为首地址，可以在保证预取出在先被执行的分支指令的基础上，尽可能的预取更多的需求指令。

可选的，所述将未被缓存的分支指令从指令高速缓存区中预取至与所述处理器内核对应的候选缓冲区中，包括：