[发明专利]一种高速时钟驱动电路

说明书

本发明公开了一种高速时钟驱动电路，涉及集成电路技术领域。该电路包括单端转差分子电路、逻辑控制子电路和输出子电路，所述单端转差分子电路将输入的第一时钟信号经处理后输出四个差分信号至所述逻辑控制子电路，所述逻辑控制子电路根据使能信号将所述四个差分信号处理并输出四个控制信号；所述逻辑控制子电路将四个控制信号输入至所述输出子电路用以控制所述输出子电路的开启/关断。本发明技术方案通过逻辑控制子电路输出控制信号以控制输出子电路的开/关，使得在使能打开时，消除因为控制信号不一致对电路输出的时钟带来的影响；使能关断时，可以控制输出子电路中的场效应管都关断，实现了输出浮空。

技术领域

本发明涉及集成电路技术领域，特别是涉及一种高速时钟驱动电路。

背景技术

在越来越复杂的集成电路应用中，高速时钟的需求越来越大，为了将产生的高速时钟发送至后续电路中，需要高速时钟驱动电路以驱动高速时钟输出。而高速时钟在输出的时候，会有很大的噪声干扰，所以往往采用差分输出来提高抗干扰能力。

高速时钟驱动电路在不工作时（使能关闭），输出到IO输出端口状态是浮空的，即驱动电路在使能关断时，电路中的驱动MOS管都必须处于关断状态。但是，在保证使能关闭时驱动MOS管关断的条件下，在正常工作时（使能打开），控制电路中的驱动MOS管的信号无法保证完全一致，这样会影响输出时钟的占空比、造成MOS管漏电等。

发明内容

本发明的主要目的在于提供一种高速时钟驱动电路，旨在消除因为控制信号不一致对电路输出的时钟带来的影响。

为实现上述目的，本发明提供一种高速时钟驱动电路，所述电路包括单端转差分子电路、逻辑控制子电路和输出子电路，所述单端转差分子电路将输入的第一时钟信号经处理后输出四个差分信号至所述逻辑控制子电路，所述逻辑控制子电路根据使能信号将所述四个差分信号处理并输出四个控制信号；所述逻辑控制子电路将四个控制信号输入至所述输出子电路用以控制所述输出子电路的开启/关断；

所述逻辑控制子电路包括：

当所述使能信号为高时，用以使第一控制信号和第二控制信号相等并等于第一差分信号，当所述使能信号为低时，用以使第一控制信号等于第一差分信号、第二控制信号等于第二差分信号的第一逻辑控制子电路；

当所述使能信号为高时，用以使第三控制信号和第四控制信号相等并等于第三差分信号，当所述使能信号为低时，用以使第三控制信号等于第三差分信号、第四控制信号等于第四差分信号的第二逻辑控制子电路。

优选地，所述第一逻辑控制子电路与所述第二逻辑控制子电路的结构相同。

优选地，所述第一逻辑控制子电路包括

优选地，所述单端转差分子电路包括第一与非门模块、第一反相器，所述第一与非门模块接收第一时钟信号和使能信号并输出第三差分信号，所述第一反相器连接于所述第一与非门模块、并输出第二差分信号；

所述单端转差分子电路还包括第二与非门模块、第二反相器和第三反相器，所述第三反相器接收所述第一时钟信号并输出至所述第二与非门模块，所述第二与非门模块接收所述第三反相器反向后的第一时钟信号和所述使能信号、并输出第一差分信号，所述第三反相器连接于所述第二与非门模块、并输出第四差分信号。

优选地，所述单端转差分子电路还包括依次连接的第四反相器和第五反相器，所述第四反相器连接于所述第一反相器，所述第三差分信号由所述第四反相器输出，所述第二差分信号由所述第五反相器输出；

所述单端转差分子电路还包括依次连接的第六反相器和第七反相器，所述第六反相器连接于所述第三反相器，所述第一差分信号由所述第六反相器输出，所述第四差分信号由所述第七反相器输出。