[发明专利]一种栅极驱动电路、其控制方法及显示装置

说明书

本发明公开了一种栅极驱动电路、控制方法及显示装置，所述栅极驱动电路包括原级上拉驱动单元、原级上拉单元、原级下拉驱动单元、原级下拉单元、次级上拉驱动单元、次级上拉单元及次级下拉单元；原级上拉驱动单元分别连接于原级上拉单元、原级下拉驱动单元及原级下拉单元，原级上拉单元还分别连接于原级下拉单元及次级上拉驱动单元，原级下拉驱动单元还连接于原级下拉单元，次级上拉驱动单元还分别连接于次级上拉单元及次级下拉单元，次级上拉单元还连接于次级下拉单元。本发明中通过在其中一级输出时使另一级时钟信号为低并关闭下拉管，实现输出时电路的互锁，同时实现一个触发信号STU触发产生两级输出信号的效果。

技术领域

本发明涉及显示器技术领域，更具体地说，涉及一种栅极驱动电路、其控制方法及显示装置。

背景技术

目前现有技术采用的GOA(Gate Drive on Array)电路如图1所示，其中Cout(n-1)为上一级的Cout信号，CLK和CLKB为互补的两个时钟信号，Cout(n+1)为下一级的Cout信号，此电路可以实现常规的移位寄存功能，一个GOA单元实现一条栅极信号线的输出，但目前随着技术不断发展在实现大尺寸窄边框等技术时，需要对GOA单元进行压缩。

发明内容

本发明提供了一种栅极驱动电路、控制方法及显示装置，解决了现有技术难以满足大尺寸窄边框的问题。

一方面，本发明提供了一种栅极驱动电路，包括原级上拉驱动单元、原级上拉单元、原级下拉驱动单元、原级下拉单元、次级上拉驱动单元、次级上拉单元及次级下拉单元；

所述原级上拉驱动单元分别连接于所述原级上拉单元、所述原级下拉驱动单元及所述原级下拉单元，所述原级上拉单元还分别连接于所述原级下拉单元及所述次级上拉驱动单元，所述原级下拉驱动单元还连接于所述原级下拉单元，所述次级上拉驱动单元还分别连接于所述次级上拉单元及所述次级下拉单元，所述次级上拉单元还连接于所述次级下拉单元；

所述原级上拉驱动单元分别接入第一时钟信号、第二时钟信号及触发信号，所述原级下拉驱动单元接入控制信号，所述次级上拉驱动单元分别接入所述第一时钟信号及第三时钟信号，所述次级下拉单元接入所述第一时钟信号，Q点分别连接于所述原级上拉驱动单元及所述原级下拉驱动单元，QB点分别连接于所述原级上拉驱动单元、所述原级下拉驱动单元及所述原级下拉单元，原级输出端分别连接于所述原级上拉单元及所述原级下拉驱动单元，次级输出端分别连接于次级上拉单元及次级下拉单元。

在本发明所述的栅极驱动电路中，所述原级上拉驱动单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管及第一电容；

所述第一晶体管的栅极接入所述第一时钟信号，所述第一晶体管的漏极及源极分别接入所述触发信号及连接于第一节点，所述第二晶体管的栅极接入所述第一时钟信号，所述第二晶体管的漏极及源极分别连接于所述第一节点及所述Q点，所述第三晶体管的栅极连接于所述Q点，所述第三晶体管的漏极及源极分别连接于所述第一节点及高电平端，所述第四晶体管的栅极连接于所述Q点，所述第四晶体管的源极及漏极分别连接于第二节点及接入所述第二时钟信号，所述第五晶体管的栅极连接于所述QB点，所述第五晶体管的漏极及源极分别连接于所述第一节点及所述Q点，所述第六晶体管的栅极连接于所述QB点，所述第六晶体管的源极及漏极分别连接于所述第一节点及低电平端，所述第一电容的两端分别连接于所述Q点及所述第二节点。

在本发明所述的栅极驱动电路中，所述原级上拉单元包括第七晶体管及第二电容；

所述第七晶体管的栅极连接于所述第二节点，所述第七晶体管的漏极及源极分别连接于驱动电平端及所述原级输出端，所述第二电容的两端分别连接于所述第二节点及所述原级输出端。

在本发明所述的栅极驱动电路中，所述原级下拉驱动单元包括第八晶体管及第九晶体管；