[发明专利]基于FPGA的多种编码器协议自由转换IP核及方法

权利要求书

1.一种基于FPGA的多种编码器协议自由转换IP核，其特征在于：包括通过Avalon总线相互连接的基本IP核模块、外设IP核模块以及自定义IP核模块；

所述外设IP核模块，其用于获取上位机写入的控制字；

所述基本IP核模块，其用于根据所述控制字，配置所述自定义IP核模块的控制寄存器，实现对输入、输出协议的选择，从而使能相应的状态机；

所述自定义IP核模块，与外部的编码器及至少一个目的机相连，其用于进行编码器数据采集、协议转化并输出数据至相应目的机，且数据采集与数据输出过程，均通过在相应的状态机控制下产生所需接口协议的时序的方式来实现；

所述输入、输出协议包括SSI协议、Biss_c协议、Endat2.2协议以及自定义串口协议；

当确定的输入协议为SSI协议时，所述自定义IP核模块进行编码器数据采集的具体流程包括：

定义默认状态对应状态机的idle状态，且时钟信号保持高电平；收到使能信号En后开始采集编码器数据，此时对应状态机的Gen_start状态，所述自定义IP核模块接收端口的时钟信号产生一个下降沿信号，持续T_DFC时长，此期间编码器锁存数据信息；接着时钟信号发出正常时序逻辑，编码器在每一个上升沿发出一位数据信息，自定义IP核模块在每一个下降沿读取数据信号线上的信息并按位锁存至接收数据寄存器，此时对应状态机的rec_pos状态，直至读取到最后一位数据；在最后一个上升沿，时钟信号持续一个至少T_m时长的高电平，此期间数据信号拉低，进入与状态机的Over_state对应的结束状态，并转入Pos保存进行数据信息保存；之后进入idle状态，开启新一帧数据读取；

当确定的输出协议为SSI协议时，所述自定义IP核模块输出数据至相应目的机的具体流程包括：自定义IP核模块检测目的机的时钟，按照上述编码器数据采集的逻辑将数据信息按位输出到相应目的机数据信号线上。

2.如权利要求1所述的基于FPGA的多种编码器协议自由转换IP核，其特征在于：所述自定义IP核模块进行编码器数据采集、协议转化并输出数据至相应目的机，且数据采集与数据输出过程均通过在相应的状态机控制下产生所需接口协议的时序的方式来实现，具体包括以下流程：

所述自定义IP核模块在所述基本IP核模块确定输入协议并使能相应的状态机后，其接收端口按照相应的状态机产生时序输出，并在数据端进行相应命令发送和编码器数据采集；

采集到的数据经过协议转化传递给输出端口；输出端口将传递过来的数据信息，在相应的状态机控制下，产生所需的时序，并完成数据的多端口同步输出；

重新检查当前写入的控制字，按照相应的控制字，再次执行上述流程。

3.如权利要求1所述的基于FPGA的多种编码器协议自由转换IP核，其特征在于：

所述外设IP核模块，包括定时器、PIO并口，用于为系统提供基本的计时，存储以及与上位机并口进行通讯的功能；

所述基本IP核模块，包括NIOS IICPU、SDRAM控制器、FLASH控制器以及PLL模块，用于为系统设置时钟频率，中断地址及存储地址；

所述自定义IP核模块的控制寄存器包括接收数据寄存器、发送数据寄存器。