[发明专利]一种碳化硅沟槽型MOSFET器件及其制造方法

说明书

本发明公开了一种碳化硅沟槽型MOSFET器件及制备方法。其主要结构包括一N+型碳化硅衬底1，其上方依次为一N‑型漂移区2、P型基区3、N+型源区4。N+型碳化硅衬底1的下部有一漏电极10，N‑型外延层的顶部有一倒梯形深沟槽，包含栅介质层6和栅电极7。深沟槽将P型基区3和N+型源区4均分割为两部分。器件利用碳化硅{0‑33‑8}面系具有最高的沟道载流子迁移率的特性，通过引入倒梯形深沟槽结构，提高器件的导通特性。借助沟槽刻蚀后注入基区，在阻断状态下保护V型深沟槽栅介质层，提高器件的阻断特性，利用碳化硅不同晶面上氧化速率不同特性，较为便捷的实现沟槽侧壁栅介质层较薄，底部栅介质层较厚的结构，使器件同时具备合理的阈值电压和较高的阻断电压。

技术领域

本发明属于半导体器件技术领域，尤其涉及一种碳化硅沟槽型MOSFET器件及其制造方法。

背景技术

碳化硅材料具有优异的物理和电学特性，因此非常适合作为高压大电流电力电子器件的基础材料。然而，由于碳化硅-二氧化硅结构较高的界面态的影响，碳化硅MOSFET的沟道载流子迁移率较低，导致较高的沟道电阻。因此，在较低的电压等级范围内，沟道电阻所占器件总电阻的比例较高，不能发挥出碳化硅材料的优异特性，通常认为，碳化硅MOSFET器件适用于600V至6500V的电压等级。

垂直型MOSFET主要包括平面双注入型MOSFET(DMOSFET)和沟槽型 MOSFET(UMOSFET)。其中，沟槽型MOSFET器件不存在JFET区电阻且具有更高的元胞密度，因而被认为具有更广泛的应用前景。

沟槽型MOSFET主要面临两个问题：第一，导通状态下，沟道载流子迁移率较低，引起器件较高的导通电阻；第二，阻断状态下，沟槽氧化物，尤其是沟槽底部边角附近的栅介质层中电场过大，导致栅介质层提前击穿。通常会采用引入P型屏蔽层等方法缓解栅介质层的电场，然而这类方法会引入额外的导通电阻，不利于器件导通特性的提高。

发明内容

(一)要解决的技术问题

本发明的目的是针对碳化硅材料的特点，提出一种碳化硅沟槽型MOSFET 器件及其制备方法。该器件采用较高载流子迁移率的晶面降低了器件的导通电阻，同时其沟槽、栅电极几何结构能够降低阻断状态下栅介质层的电场强度，避免其提前击穿。

本发明利用碳化硅材料不同晶面的氧化速率不相同的特性，提供了一种简便的碳化硅沟槽型MOSFET器件制造方法。

(二)技术方案

本发明提供一种碳化硅沟槽型MOSFET器件，包括一N+型碳化硅衬底1，其上方依次为一N-型漂移区2、P型基区3、N+型源区4；所述N+型碳化硅衬底 1的下部有一漏电极10，所述N+型源区4设有一深度延申至所述N-型漂移区2 的倒梯形沟槽，所述沟槽包含栅介质层6和栅电极7；所述N-型漂移区2的两端部从下到上依次设有P+型基区注入区5、基区电极和源电极，所述源电极部分覆盖所述N+型源区4；

优选的，所述N+型碳化硅衬底1选取的外延生长面为{000-1}面。

优选的，所述倒梯型沟槽的倾斜角为53.00°至56.00°，所述沟槽的侧壁为{0-33-8}面系。

优选的，所述梯型沟槽底部设有栅介质层，所述栅介质层厚度为所述沟槽的侧壁厚度3倍及以上。

优选的，所述N-型漂移区2的厚度为5μm至100μm，掺杂浓度为2× 10¹⁴cm^-3至2×10¹⁶cm^-3；所述P型基区3的厚度为0.5μm至2μm，掺杂浓度为 2×10¹⁴cm^-3至2×10¹⁶cm^-3；所述N+型源区4的厚度为0.2μm至0.5μm，掺杂浓度为5×10¹⁸cm^-3以上。