[发明专利]一种FPGA故障自恢复的电路及方法

权利要求书

1.一种FPGA故障自恢复的电路，其特征在于：包括定时器与三态驱动器；

所述定时器用于产生定时连续的低脉冲信号；

所述三态驱动器的输入端与定时器的输出端连接，用于对定时器输出的定时连续的低脉冲信号进行电平转换；所述三态驱动器的输出端与FPGA的加载启动信号PROGRAM端连接，将电平转换后的定时连续的低脉冲信号输入至FPGA；所述三态驱动器的使能/禁止信号OE端与FPGA的通用I/O连接，所述三态驱动器的使能/禁止信号OE端并通过电阻R4与地端连接。

2.根据权利要求1所述的FPGA故障自恢复的电路，其特征在于：所述定时器包括可调电阻R1、可调电阻R2、电容C1及电容C2；

第一电源端通过可调电阻R1与定时器的DIS端连接；

第一电源端通过可调电阻R1与可调电阻R2与定时器的THR端连接；

定时器的THR端与定时器的TRI端连接；定时器的TRI端通过电容C1与地端连接；定时器的CON端通过电容C2与地端连接。

3.根据权利要求2所述的FPGA故障自恢复的电路，其特征在于：所述电容C2为0.01μF。

4.根据权利要求2所述的FPGA故障自恢复的电路，其特征在于：所述三态驱动器包括电阻R3；

所述三态驱动器的DIR端通过电阻R3与第二电源端连接。

5.根据权利要求1-4任一所述的FPGA故障自恢复的电路，其特征在于：所述定时器为LM555定时器。

6.一种利用权利要求1-5任一所述的FPGA故障自恢复的电路实现FPGA故障自恢复的方法，其特征在于：

定时器产生定时连续的低脉冲信号；

当FPGA正常工作时，FPGA通用I/O输出为高电平，控制三态驱动器的OE端信号，禁止三态驱动器输出；

当FPGA故障后，FPGA通用I/O无输出；

三态驱动器的OE端输出使能，将定时器产生的定时连续的低脉冲经过电平转换后输出给FPGA的加载启动信号PROGRAM端，使得FPGA重新加载启动。

7.根据权利要求6所述的FPGA故障自恢复的方法，其特征在于：所述定时器为LM555定时器；LM555定时器产生的定时连续的低脉冲，其低脉冲间隔时间，由R1、R2和C1的取值计算得出：

T1＝0.693(R1+R2)C1

T2＝0.693(R2)C1。