[发明专利]一种信号接收通路状态自检测装置及方法

权利要求书

1.一种信号接收通路状态自动检测装置，其特征在于：包括匹配单元、低噪声放大器单元、带通滤波器单元、隔直单元、检波单元、分路器单元、低失真高速运算放大器单元、比较器单元、电压调整单元、FPGA单元、ADC单元、DAC单元、CPU单元和显示单元；

匹配单元、低噪声放大器单元、带通滤波器单元、隔直单元、检波单元、分路器单元通过线路依次连接，分路器单元的输出端口功分两路，其中一路与低失真高速运算放大器单元、比较器单元、电压调整单元、FPGA单元通过线路依次连接，另一路与ADC单元、CPU单元和显示单元通过线路依次连接；CPU单元分别与DAC单元和FPGA单元通过线路连接；

匹配单元，被配置为用于使信号接收主通路与自动检测电路部分的阻抗匹配一致，减少信号波动、失真；

低噪声放大器单元，被配置为用于对信号进行功率放大，将输入信号功率放大至检波单元的信号检波线性区间；

带通滤波器单元，被配置为用于对信号进行带通滤波，对包括谐波、杂散和寄生在内的无关信号进行抑制；滤波器带宽根据中心频率、阻带衰减和检波频率范围进行设计；

隔直单元，被配置为用于阻止检波单元的直流信号馈到信号接收通路中；

检波单元，被配置为用于将输入射频信号转换为电压的形式来表征，在检波单元的工作线性区间内，不同功率的射频信号与检波后电压值符合一定规律的线性关系；

分路器单元，被配置为用于将检波后信号功分两路，分别传输至低失真高速运算放大器单元和ADC单元；

低失真高速运算放大器单元，被配置为用于将检波后信号快速调理至比较器单元的输入端可承受的合适的电压区间；

比较器单元，被配置为用于将检波后信号的电压值与参考电压值进行比较，并以高低电平的形式输出比较结果；

电压调整单元，被配置为用于将比较器单元的输出电压调整至FPGA单元的IO端口能识别的电压形式；

FPGA单元，被配置为用于将比较器单元的比较结果反馈至CPU单元，并做进一步处理；

ADC单元，被配置为用于将分路器单元的其中一路信号进行量化后传输至CPU单元，并做进一步处理；

DAC单元，被配置为用于将CPU单元的输出的参考信号转换为模拟电压信号；

CPU单元，被配置为用于对FPGA单元发送的信号以及ADC单元直接量化后的信号电平进行处理；

显示单元，被配置为用于将CPU单元处理后的结果进行显示；

输入信号进入匹配单元，经过匹配单元实现信号接收主通路与自动检测电路部分的阻抗匹配，然后进入低噪声放大器单元，低噪声放大器单元将输入信号的功率放大至检波单元的信号检波线性区间对应的功率电平值，然后输出至带通滤波器单元，带通滤波器单元滤除包括谐波、杂散和寄生在内的无关信号，然后通过隔直单元将信号传输至检波单元，检波单元将输入信号转换为电压的形式来表征，然后输出至分路器单元，通过分路器单元将检波后信号功分两路S1、S2；

其中一路信号S1传输至低失真高速运算放大器单元，低失真高速运算放大器单元将检波后信号快速调理至比较器单元的输入端能承受的合适的电压区间，经过调理后的S1路信号与Ref信号分别输入至比较器单元的正、负输入端口，Ref信号由CPU单元设置，经过比较器单元运算后将结果Yc输出至电压调整单元，电压调整单元将输出电压调整至FPGA单元的IO端口能识别的电压形式，送入FPGA寄存器中暂存，最后CPU单元通过读取FPGA单元的寄存器内容，当Yc为高电平时，说明输入信号功率电平大于当前状态视频显示参考电平，信号过载，装置通过显示单元发出警告信息，提示用户将衰减器设置为更大的衰减量或者将参考电平设置为更大的值，CPU单元实时读取比较结果Yc，直至Yc为低电平时，取消显示单元上的过载警告信息，告知用户通过装置调整后，输入信号功率电平解除过载警告；

另一路信号S2传输至ADC单元，ADC单元将S2信号量化后传输至CPU单元，当信号接收分析仪器的射频输入端口无信号输入时，打开内部校准信号，CPU单元直接读取S2信号的量化值，判断校准信号功率电平是否正常，进而判断信号接收通路状态是否正常，并通过显示单元将提示信息传递给用户，达到自动检测通路状态的目的。