[发明专利]一种基于以太网和秒脉冲的高精度双冗余时间同步系统有效
申请号: | 201911181835.0 | 申请日: | 2019-11-27 |
公开(公告)号: | CN110855396B | 公开(公告)日: | 2021-07-06 |
发明(设计)人: | 丁瑞 | 申请(专利权)人: | 北京计算机技术及应用研究所 |
主分类号: | H04J3/06 | 分类号: | H04J3/06;G06F1/12 |
代理公司: | 中国兵器工业集团公司专利中心 11011 | 代理人: | 张然 |
地址: | 100854*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 一种 基于 以太网 脉冲 高精度 冗余 时间 同步 系统 | ||
1.一种基于以太网和秒脉冲的高精度双冗余时间同步系统,其特征在于,包括:时统站、管理单元以及多个控制单元;
管理单元和各控制单元接收时统站的时码报文,时统站的输出与管理单元的双冗余接收模块接收的输入连接,用于接收时统站的双冗余秒脉冲信息,管理单元中双冗余秒脉冲转发模块的输出与各控制单元中双冗余秒脉冲接收模块的输入连接,将管理单元从时统站接收到的秒脉冲信息转发给各控制单元;
管理单元通过双冗余接收模块接收到秒脉冲后,转发秒脉冲给各控制单元,管理单元和各控制单元的逻辑处理单元同时启动秒余计数器,并将秒余计数器信号与秒脉冲同步,按照双冗余秒脉冲输入原理判断双冗余秒脉冲中的有效秒脉,将同步后的秒脉冲信号按照高稳晶振提供的时钟累加计时,实时存入秒余数据寄存器;下一个秒脉冲到来时,则将秒余计数器清零并且转发秒脉冲给各控制单元,若秒余计数器计数到一阈值时仍没有下一个秒脉冲到来,认为秒脉冲已经断开,自动进入守时补偿状态,用来补偿由于等待秒脉冲所产生的计数值误差,补偿完成后进入守时状态,产生守时秒脉冲;
管理单元和各控制单元的时统同步工作过程包括两部分:秒脉冲同步和时码同步,秒脉冲同步分为授时状态秒脉冲同步和守时状态秒脉冲同步;
秒脉冲同步过程:
1)授时状态:管理单元通过双冗余接收模块接收到秒脉冲后,转发秒脉冲给各控制单元,管理单元和各控制单元的逻辑处理单元同时启动秒余计数器,按照双冗余秒脉冲接收原理判断双冗余秒脉冲中的有效秒脉,将秒余计数器信号与有效秒脉冲同步,将同步后的秒脉冲信号按照高稳晶振提供的时钟累加计时,实时存入秒余数据寄存器,下一个秒脉冲到来时,则将秒余计数器清零并且转发秒脉冲给各控制单元;
2)守时状态:若秒余计数器计数到10000100时仍没有下一个秒脉冲到来,逻辑处理单元认为秒脉冲已经断开,自动进入守时补偿状态,用来补偿由于等待秒脉冲所产生的100计数值误差,补偿完成后进入守时状态,按照10000000计数值产生守时秒脉冲,在守时状态和守时补偿状态时,如果逻辑处理单元接收到新秒脉冲,则会切换到授时工作状态,并继续等待下一个有效秒脉冲;
3)时码换算及同步:秒余计数器按照秒脉冲信号累加计时,当秒余计数器达到59时清零,分计数器加1,同理当分计数器达到59时,时计数器加1,时分秒信息的变动实时存入时间数据寄存器;
时码同步过程:管理单元和各控制单元的主处理器模块通过双冗余网络每秒一次的频率接收时码报文,各单元主处理器模块接收到的时码报文将时码报文解析后存入缓存,等待下一个秒脉冲或者秒余计数器超时后,才将缓存中的时码信息加1赋给时间寄存器和日期寄存器。
2.如权利要求1所述的基于以太网和秒脉冲的高精度双冗余时间同步系统,其特征在于,管理单元和各控制单元的主处理器模块通过双冗余网络模块每秒一次的频率接收时码报文,各单元主处理器模块接收到的时码报文,将时码报文解析后存入缓存,等待下一个秒脉冲或者秒余计数器超时后,将缓存中的时码信息加1赋给时间寄存器和日期寄存器。
3.如权利要求1所述的基于以太网和秒脉冲的高精度双冗余时间同步系统,其特征在于,在守时状态和守时补偿状态时,如果逻辑处理单元接收到新秒脉冲,则会切换到授时工作状态,并继续等待下一个有效秒脉冲,秒余计数器按照秒脉冲信号累加计 时,当秒余计数器等于 59时清零,分计数器加1,同理当分计数器达到59时,时计数器加1,时分秒信息的变动实时存入时间数据寄存器。
4.如权利要求3所述的基于以太网和秒脉冲的高精度双冗余时间同步系统,其特征在于,日、月以及年信息也按照日历规律对相应计数器累加和清零进位。
5.如权利要求1所述的基于以太网和秒脉冲的高精度双冗余时间同步系统,其特征在于,管理单元中,主处理器模块与时统模块双向连接,实现更新时码信息或对其进行访问;双冗余网络模块与主处理器模块双向连接,实现时码报文的接收并将其存入缓存,供时统模块访问;时统模块中双冗余接收模块的输出与逻辑处理单元的输入连接,逻辑处理单元的输出与双冗余秒脉冲转发模块的输入连接,实现秒脉冲信号的接收、处理和转发;逻辑处理单元与日期数据寄存器、时间数据寄存器以及秒余数据寄存器双向连接,实现逻辑处理单元对各数据寄存器的数据进行访问和更新。
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