[发明专利]一种外部输入时钟RPCK的同步系统及其方法

说明书

本发明提供一种外部输入时钟RPCK的同步系统及其方法，该同步系统包括外部输入的低速时钟RPCK、高速时钟、分频器M1、采样器M2、分频器M3以及选择模块M4；本方案所提供的外部输入时钟RPCK的同步系统其精确度高，可以在大约一个高速时钟周期以内，能够实现实时判决，即便在输入时钟RPCK频率发生变化时，也能够准确的进行时钟同步，且同步相位差可调，可以选择不同相位输出，以达到需要的相位差。

技术领域

本发明涉及接收机数据传输技术领域，具体涉及一种外部输入时钟RPCK的同步系统及其方法。

背景技术

接收机进行数据传输时，有时采用PCLK模式(PHY provides a clock)，即PHY提供一个PCLK作为输出，为了确保时序的正确，会对接口时序进行约束；有时采用RPCK模式，即外部提供一个RPCK时钟作为输入。为了确保时序的正确，同样要对接口时序进行约束，并且RPCK时钟并非直接使用，而是要对它进行同步处理。

发明内容

针对现有技术中存在的缺陷，本发明的目的在于提供一种外部输入时钟RPCK的同步系统及其方法，该同步系统其精确度高，能够实现实时判决，准确地进行时钟同步。

为实现上述目的，本发明采用的技术方案如下：

一种外部输入时钟RPCK的同步系统，所述同步系统包括外部输入的低速时钟RPCK、高速时钟、分频器M1、采样器M2、分频器M3以及选择模块M4，其中所述低速时钟RPCK与所述分频器M1相连，进行二分频处理，所述分频器M1的输出端与采样器M2的输入端相连，所述高速时钟与所述采样器M2相连，用于对分频后的低速时钟进行采样，所述高速时钟与分频器M3相连，进行N分频作业，N≥1，所述分频器M3的输出端与选择模块M4相连，所述选择模块M4其上的选择端口Sn与所述采样器M2的输出端相连。

进一步，所述选择端口Sn其输入的数据为用于决定选择模块M4输出的多位数据。

进一步，所述高速时钟为由锁相环PLL产生。

同时，本发明还提供一种用于实现如上述所述的一种外部输入时钟RPCK的同步系统的方法，该方法包括以下步骤：S1、对由外部输入的低速时钟进行二分频作业；S2、高速时钟对上述步骤S1中二分频后的低速时钟进行采样；

S3、高速时钟进行N分频，将频率同步到低速时钟上，输出对应不同的输出相位；S4、选择模块根据步骤S2采样后的数据选择上述步骤S3中高速时钟对应的输出相位作为输出，使得相位同步到低速输入时钟上。

进一步，在上述步骤S2中，低速时钟分频后每一拍的跳变沿都能被高速时钟采到，并在输出体现。

进一步，在上述步骤S4中，选择模块为根据其选择端口接收到的数据决定者高速时钟对应的相位输出。

与传统的技术方案相比，本方案具有的有益技术效果为：本方案所提供的外部输入时钟RPCK的同步系统其精确度高，可以在大约一个高速时钟周期以内，能够实现实时判决，即便在输入时钟RPCK频率发生变化时，也能够准确的进行时钟同步，且同步相位差可调，可以选择不同相位输出，以达到需要的相位差。

附图说明

图1为本实施例中外部输入时钟RPCK的同步系统结构原理示意图。

图2为本实施例中同步系统中低速时钟、高速时钟以及各自对应分频后的时钟频率波形示意图。

具体实施方式

下面结合说明书附图与具体实施方式对本发明做进一步的详细说明。