[发明专利]一种可靠的交换芯片复位结构及其复位方法

说明书

本发明提供一种可靠的交换芯片复位结构及其复位方法。该交换芯片复位结构包括：全局复位控制单元、Sdbank复位控制单元和IP模块复位控制单元；全局复位控制单元的输入端连接复位源，其输出端连接Sdbank复位控制单元的输入端和IP模块复位控制单元的输入端；Sdbank复位控制单元的输出端连接IP模块复位控制单元的输入端；全局复位控制单元用于生成整个交换芯片所需的复位信号；Sdbank复位控制单元用于生成BANK内部所需的复位信号；IP模块复位控制单元用于生成各个IP模块所需的复位信号。本发明提供的交换芯片复位结构，按照3级复位结构对交换芯片进行全芯片复位设计，简化了整个交换芯片的复位结构，更有利于芯片的自动化集成。

技术领域

本发明涉及交换芯片技术领域，尤其涉及一种可靠的交换芯片复位结构及其复位方法。

背景技术

复位电路的功能是将芯片电路和寄存器恢复到确定的初始状态，为芯片初始化及后续的正常运行做准备。同时，结合上电复位电路，确保芯片能够正确执行上电复位，并确保芯片在规定的电压、电流范围内运行，使得芯片的运行状态正常可控。同步复位只在时钟信号的上升沿触发判断是否对系统进行复位，这降低了亚稳态出现的概率；虽然同步复位对毛刺有一定的免疫力，但除非毛刺恰好发生在相应时钟信号的有效沿处，否则它在时钟信号为门控时钟的结构设计中就不是很有用。异步复位是不考虑时钟信号的状态对触发器和其他电路进行异步地复位，这在高速电路中可能是有用的，因为数据路径变得独立于复位信号，但是采用异步复位也存在安全隐患，因为异步复位信号和系统时钟信号之间的亚稳态问题将会导致电路的误复位操作。

交换芯片的多协议可编程交换特性带来了较复杂的内部结构，在芯片上电时需要分别处理可编程器件的复位以及可编程器件加载的比特逻辑的复位，分别处理全局配置寄存器的复位以及可编程逻辑中的寄存器的复位等。传统的交换芯片的复位结构是将复位信号打散在芯片的顶层，例如美国专利文献US8072250B2提供一种复位信号分布结构，各个模块的复位逻辑分散，顶层层次复杂，这样对于芯片的自动化集成存在一定的难度。

发明内容

针对传统的交换芯片的复位结构是将复位信号打散在芯片的顶层而导致不便于对芯片的自动化集成的问题，本发明提供一种可靠的交换芯片复位结构及其复位方法，采用多级复位树进行交换芯片的复位结构设计，将各模块的复位逻辑集成到一个统一逻辑中，简化了复位结构设计，保持各模块的顶层层次干净，以便于芯片的自动化集成。

本发明提供一种可靠的交换芯片复位结构，包括：全局复位控制单元、Sdbank复位控制单元和IP模块复位控制单元；全局复位控制单元的输入端连接复位源，其输出端连接Sdbank复位控制单元的输入端和IP模块复位控制单元的输入端；Sdbank复位控制单元的输出端连接IP模块复位控制单元的输入端；

所述全局复位控制单元用于生成整个交换芯片所需的复位信号；

所述Sdbank复位控制单元用于生成BANK内部所需的复位信号；

所述IP模块复位控制单元用于生成各个IP模块内部所需的复位信号。

进一步地，整个交换芯片所需的复位信号包括：时钟模块的复位信号、NoC网络的复位信号、配置寄存器的复位信号、I2C 模块的复位信号、交换模块的复位信号、PCIE的复位信号、BANK的复位信号、端口的复位信号和SerDes PLL的复位信号。

进一步地，BANK内部所需的复位信号包括：SRIO控制器的复位信号、共享存储的复位信号、统一路由的复位信号、FC PCS的复位信号、10G以太网PCS的复位信号、1G以太网PCS的复位信号和eFPGA内部的MAC复位信号。

进一步地，各个IP模块内部所需的复位信号包括：SRIO控制器内部的复位信号、1G以太网PCS内部的复位信号、10G以太网PCS内部的复位信号、FC PCS内部的复位信号和PCIE内部的复位信号。