[发明专利]通用矩阵-矩阵乘法数据流加速器半导体电路

权利要求书

1.一种通用矩阵-矩阵乘法数据流加速器半导体电路，包括：

存储器存储体；

外围查找表，存储在所述存储器存储体中；

第一向量缓冲器，被配置成存储用作所述查找表中的行地址的第一向量；

第二向量缓冲器，被配置成存储用作所述查找表中的列地址的第二向量；以及

一个或多个查找表缓冲器，被配置成接收一个或多个查找表表项，其中所述第二向量缓冲器被配置成将所述第二向量串流传输到所述一个或多个查找表缓冲器，且所述一个或多个查找表缓冲器被配置成存储来自所述查找表的所述一个或多个查找表表项，

其中所述一个或多个查找表缓冲器被配置成至少部分地基于来自所述查找表的所述一个或多个查找表表项来确定所述第一向量与所述第二向量的乘积。

2.根据权利要求1所述的通用矩阵-矩阵乘法数据流加速器半导体电路，其中所述乘积是第一乘积，所述电路还包括：

一个或多个加法器，被配置成求取所述第一乘积与第二乘积的和；以及

输出缓冲器，被配置成存储所述第一乘积与所述第二乘积的所述和的结果。

3.根据权利要求2所述的通用矩阵-矩阵乘法数据流加速器半导体电路，其中所述一个或多个查找表缓冲器被配置成使用所述第一向量的值及所述第二向量的值分别作为所述查找表中的所述列地址及所述行地址来确定所述第一乘积而不实行乘法运算。

4.根据权利要求2所述的通用矩阵-矩阵乘法数据流加速器半导体电路，其中所述一个或多个查找表缓冲器被配置成使用第三向量的值及第四向量的值分别作为所述查找表中的所述列地址及所述行地址来确定所述第二乘积而不实行乘法运算。

5.根据权利要求1所述的通用矩阵-矩阵乘法数据流加速器半导体电路，其中所述存储器存储体、所述查找表、所述第一向量缓冲器、所述一个或多个查找表缓冲器及所述第二向量缓冲器形成用于减小潜伏时间的分级查找架构。

6.根据权利要求1所述的通用矩阵-矩阵乘法数据流加速器半导体电路，还包括包含所述一个或多个查找表缓冲器在内的多个查找表缓冲器，其中所述多个查找表缓冲器被配置成存储对应的多个矩阵向量以确定所述多个矩阵向量的多个乘积而不存取存储在所述存储器存储体中的所述查找表且不实行乘法运算。

7.根据权利要求6所述的通用矩阵-矩阵乘法数据流加速器半导体电路，还包括智能存储体单元的外围阵列，其中智能存储体单元的所述外围阵列被配置成形成流水线式数据流链，在其中来自智能存储体单元的所述外围阵列中的一个智能存储体单元的部分输出数据被馈送到智能存储体单元的所述外围阵列中的另一智能存储体单元中以进行数据累积。

8.根据权利要求7所述的通用矩阵-矩阵乘法数据流加速器半导体电路，其中所述智能存储体单元中的每一者包括所述存储器存储体、所述查找表、所述多个查找表缓冲器、一个或多个加法器、及输出缓冲器。

9.根据权利要求8所述的通用矩阵-矩阵乘法数据流加速器半导体电路，其中所述多个智能存储体单元中的第一智能存储体单元被配置成将所述乘积输出到与所述第一智能存储体单元相邻的第二智能存储体单元。

10.根据权利要求9所述的通用矩阵-矩阵乘法数据流加速器半导体电路，其中所述第二智能存储体单元被配置成存储从所述第一智能存储体单元接收的所述乘积。