[发明专利]半导体器件及其制造方法

说明书

本发明提供了一种半导体器件及其制造方法，具体涉及一种使用Sb+注入技术减少N型FinFET接触电阻的方法以及具有低接触电阻的N型FinFET器件，本发明在衬底结构上形成半导体区域之后进行Sb+注入后并激活，然后在半导体区域上方进行金属沉积；采用尖峰退火工艺，形成金属硅化物的同时使Sb+偏凝，所述Sb+偏凝的浓度峰值位于所述金属硅化物和所述半导体区域的界面处，并且沿远离所述界面处的方向上在所述半导体区域和所述金属硅化物中的所述浓度依次递减。本发明Sb+以及后续的偏凝可以有效的降低肖特基势垒的高度，并减薄势垒的厚度，减少接触电阻。

技术领域

本发明涉及半导体技术领域，具体而言，涉及一种半导体器件及其制造方法，更具体的涉及一种使用Sb+注入技术减少N型FinFET接触电阻的方法及具有低接触电阻的FinFET结构。

背景技术

半导体集成电路工业经历了快速的发展，随着集成电路的集成度不断的增大，半导体器件相关的临界尺寸不断的减小，为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与半导体器件结构的导通是通过互连结构实现的。互连结构包括互连线和位于接触孔内的接触孔插塞，所述接触孔插塞用于连接半导体器件，所述互连线将不同半导体器件上的插塞连接起来，从而形成电路。

随着集成电路工艺节点不断缩小、器件尺寸的减小，在形成鳍式场效应晶体管(FinFET，Fin Field-Effect Transistor)器件源/漏区的表面电阻和接触电阻相应的增加，导致整个FinFET器件的寄生电阻增大，如图1所示，为典型的FinFET布局图，如图2所示为器件的寄生电阻的示意图，由于在FinFET结构中寄生电阻的存在，导致器件的相应速度减低，信号出现延迟。目前，为了降低接触孔插塞与掺杂外延层的接触电阻，引入了金属硅化物工艺，金属硅化物(如Mo、Ta、Ti、Ni的金属硅化物)具有较低的电阻率，可以显著减小接触电阻，从而提高驱动电流。

但金属硅化物减少接触电阻有限，还需要进一步减低接触电阻。

发明内容

有鉴于此，本发明提供了一种半导体器件及其制造方法，该制造方法使用Sb+注入技术减少N型FinFET接触电阻的方法，该半导体器件具有更小的接触电阻。

本发明提供的技术方案如下：

一种半导体器件的制造方法，其特征在于，包括以下步骤：

步骤S1：在所述衬底结构上形成半导体区域；

步骤S2：在所述半导体区域进行锑离子(Sb+)注入后并激活；

步骤S3：在所述半导体区域上方进行金属沉积；

步骤S4：采用尖峰退火工艺，形成金属硅化物的同时使Sb+偏凝，所述Sb+偏凝的浓度峰值位于所述金属硅化物和所述半导体区域的界面处，并且沿远离所述界面处的方向上在所述半导体区域和所述金属硅化物中的所述浓度依次递减；

步骤S5：在所述金属硅化物上形成金属氮化物阻挡层；

步骤S6：在所述金属氮化物阻挡层上形成金属插塞。

进一步的，所述步骤S2中的半导体区域为外延半导体层并通过N型重掺杂注入工艺形成的N型源/漏区域，并且在所述N型源/漏区域之间还具有栅极结构。

进一步的，所述步骤S2中的所述Sb+注入的注入能量为10-20千电子伏(KeV)，注入剂量为1E12-2E14原子数/平方厘米(atoms/cm²)。

进一步的，在该注入剂量范围内，Sb+的注入剂量越大，肖特基势垒高度和宽度相对于注入剂量小的Sb+注入降低更明显；

进一步的，在该注入剂量范围内，Sb+掺杂浓度的增加能够使金属硅化物的电阻降低。