[发明专利]支持权重稀疏的存内计算架构及其数据输出方法

说明书

本发明实施例提供一种支持权重稀疏的存内计算架构及其数据输出方法，其中该架构包括：存储单元阵列，包含多个子存储单元块，每列所述子存储单元块的输出端口对应设置有模数转换单元；运算模块，用于按照各所述子存储单元块，对所述存储单元阵列中存储的神经网络模型权重进行稀疏训练，使得每个所述子存储单元块中存储的权重被训练为全零值或非全零值；检测模块，用于当检测到所述模数转换单元对应的所述子存储单元块处于工作状态且存储的权重为全零值时，关断所述模数转换单元，并将所述模数转换单元的输出置为零。本发明实施例能够有效降低存内计算在神经网络模型权重稀疏应用中的功耗，提高应用的可行性。

技术领域

本发明涉及电路设计技术领域，更具体地，涉及一种支持权重稀疏的存内计算架构及其数据输出方法。

背景技术

存内计算是一种新兴的电路架构，不同于传统的存储与计算分离的冯诺依曼架构，存内计算将存储和计算融为一体，在存储单元的内部完成计算。相比于传统结构，存内计算具有高并行度、高能量效率的特点，对于需要大量并行矩阵向量乘法操作的算法，特别是神经网络算法，是一种更优的替代方案。

神经网络算法是目前人工智能技术的一种重要算法，由大量的矩阵向量乘法操作组成，适合于使用存内计算电路实现高能效处理。传统存内计算架构在神经网络算法的应用中，包含M行N列的存储单元阵列，每一行通过数模转换器(DAC)将图像输入存储单元，然后与存储在存储单元中的神经网络权重(每一行的n列为一个n-bit的权重数据)进行乘累加操作。

在每一个时钟周期，存储单元阵列中的m行DAC会打开输入，这m行的乘累加结果在每一列的模数转换器(ADC)上转换为数字信号输出。即，由存内计算得到的结果需要通过ADC等模块，将模拟电压/电流信号转换为数字信号到数字电路中存储和处理。记第i行输入的图像为a_i，第i行第(j*n)～(j*n+n-1)列的n-bit的权重数据为w_ij，则ADC输出的乘累加结果为

在实际应用中，考虑到神经网络算法中存在的冗余性，通过稀疏技术，可以将算法中大量的权重数据(weight)置为0，从而降低神经网络的计算开销。但是，在存内计算中0的分布往往是离散的，不规则的。由于存内计算往往是并行计算，即使绝大多数权重是0，只要有一个非0的权重，相应输出结果对应的ADC就需要打开，将产生大量的功耗，甚至可占据整个存内计算模块95％的功耗开销。

发明内容

为了克服上述问题或者至少部分地解决上述问题，本发明实施例提供一种支持权重稀疏的存内计算架构及其数据输出方法，用以有效降低存内计算在神经网络模型权重稀疏应用中的功耗，提高应用的可行性。

第一方面，本发明实施例提供一种支持权重稀疏的存内计算架构，包括：

存储单元阵列，包含多个子存储单元块，每列所述子存储单元块的输出端口对应设置有模数转换单元；

运算模块，用于按照各所述子存储单元块，对所述存储单元阵列中存储的神经网络模型权重进行稀疏训练，使得每个所述子存储单元块中存储的权重被训练为全零值或非全零值；

检测模块，用于当检测到所述模数转换单元对应的所述子存储单元块处于工作状态且存储的权重为全零值时，关断所述模数转换单元，并将所述模数转换单元的输出置为零。

进一步的，所述运算模块还用于，在进行稀疏训练的过程中，适应性调整所述子存储单元块的行数和列数，以适配所述存储单元阵列的总行数和总列数。

进一步的，所述运算模块还用于，在将所述子存储单元块中存储的权重训练为全零值后，将所述子存储单元块标记为稀疏块；

相应的，所述检测模块还用于，通过检测各所述子存储单元块是否包含稀疏块标记，检测所述子存储单元块存储的权重是否为全零值。

其中可选的，所述模数转换单元具体为模拟/数字转换器ADC、采样放大电路SA或者存内计算处理单元PU。