[发明专利]一种捷联式光纤陀螺惯导系统内部时序和对外同步设计方法

权利要求书

1.一种捷联式光纤陀螺惯导系统内部时序和对外同步设计方法，其特征在于：所述捷联式光纤陀螺惯导系统，包括光纤陀螺仪、加速度计采集板、系统解算板及用户设备，所述系统解算板包括FPGA模块及DSP模块，所述光纤陀螺仪、用户设备及加速度计采集板均连接至所述系统解算板，所述光纤陀螺仪及加速度计采集板分别采集加速度信号及角速度信号并通过串口发送至系统解算板，所述系统解算板将信号通过DPS输出至用户设备的姿态信息接收模块；

包括如下步骤：

1)光纤陀螺仪和加速度计信号同步设计

a、加速度计采集板内含高精度温补晶振，采用FPGA模块将所述晶振输出分频为1KHz作为内部同步采样时钟，并以此时钟的下降沿为基准，加速度计采集板和光纤陀螺仪分别采集前一时钟周期的加速度信号和角速度信号，通过串口发送至系统解算板；在某一同步时钟下降沿t时刻，采集t-1至t时刻的陀螺仪和加速度计信息G/A1，并在t时刻开始向系统解算板发送，通过合理设置发送波特率，确保数据在1ms内发送完毕；

b、系统解算板的FPGA模块接收加速度计采集板的1KHz同步时钟信号，同时以此时钟的下降沿为基准，锁存上一周期内接收到的陀螺仪和加速度计信号；FPGA模块在t+1时刻锁存G/A1、t+2时刻锁存G/A2，以此递推；

c、FPGA模块将加速度计采集板发送来的1KHz同步信号进行5分频，转换为200Hz后发送给DSP模块，DSP模块以此200Hz同步信号的下降沿作为触发源，进行数据接收和解算；DSP模块在t+5时刻读取FPGA模块中存储的陀螺仪和加速度计信号G/A1～G/A5，计算完成后输出解算量θ_N；

2)对外发送解算量的同步设计

a、首先在FPGA模块内设置对外同步标识位，初始化为0，当捕获到外部触发信号时该位置1，DSP模块可以主动将该标识位清0；同时，在FPGA模块内建立一个微秒计数器，每隔1微秒计数器值加1，而在200Hz脉冲信号来临时，该计数器清0；

b、用户设备发送1Hz同步触发信号，假定其上升沿为触发源，系统解算板上的FPGA模块捕获到该信号后，FPGA模块内的对外同步标识位置1，同时记录该时刻微秒计数器值n，在下一个DSP模块解算触发时刻t+5将标识位和计数值发送给DSP模块；

C、DSP模块解算程序在t+5时刻触发后读取对外同步标识位，若为0则不操作，若为1则读取微秒计数器值n，同时将FPGA模块中的对外同步标识清0；

d、DSP模块通过插值运算的方式求取用户所需时刻的解算量，具体见下式：

其中，θ_O为用户所需解算量输出值；

θ_N+K为第N+K个周期系统解算量；

n为FPGA模块捕获外部同步信号时的微秒计数器值。