[发明专利]一种恒定斜率数字时间转换器及其控制方法

说明书

本发明公开了一种恒定斜率数字时间转换器及其控制方法，该恒定斜率数字时间转换器包括：放电负载电容，用于存储电荷以放电产生一个电压下降沿；放电电流源，用于通过放电负载电容放电电流大小决定输出电压下降沿的斜率；开关电容数模转换器，用于设置放电负载电容的放电起始电压；缓冲器，用于将放电负载电容放电的电压下降沿转换为上升沿，并且提供稳定的输出上升沿转换速率；时钟和控制信号产生电路，用于接收输入延时控制字dcw和输入时钟in，并输出实际延时控制字dcw_act及多个不同的时钟相位。本发明实现了在更大的延时时间范围内的高线性度，具有低噪声和低功耗的特点，同时具有高线性度，非常适合应用于分数频的锁相环。

技术领域

本发明涉及集成电路技术领域，具体涉及一种恒定斜率数字时间转换器及其控制方法。

背景技术

亚采样锁相环在低频参考时钟的控制下，直接对振荡器的高频输出进行采样，获得相位误差信息，进而通过负反馈控制调节振荡器的输出频率，实现锁相环的功能。亚采样结构无法获取频率误差信息，理论上环路可以在参考时钟频率的任意整数倍频率锁定。由于亚采样结构直接对振荡器输出进行采样，没有使用分频器，有效节约系统的功耗，然而也难以使用传统基于ΔΣ调制器(DSM)和分频器实现的分数频控制方式。为了实现分数频，亚采样锁相环可以在参考时钟上增加延时，补偿分数量化误差的延时。

全数字锁相环采用数字电路实现环路控制，因此具有高度的设计与实现灵活性，便于与其他片上系统集成，能够随着集成电路制造工艺的发展取得更好的性能，因此具有非常广泛的应用。然而在传统结构的分数频全数字锁相环中，由于分数量化误差的存在，鉴相器输入的时钟信号之间相位误差变化范围非常大，对时间数字转换器的设计复杂度，功耗和误差控制要求非常高。为了缩小时间数字转换器输入相位误差范围，可以在参考时钟或反馈时钟上增加延时，补偿分数量化误差的延时。

上述延时补偿的方法，通常由基于ΔΣ调制器(DSM)和数字时间转换器(DTC)实现。使用上述结构的锁相环，鉴相器输入的时钟信号之间相位误差和整数频类似。由于数字时间转换器的设计难度低于时间数字转换器，容易实现较高精度，数字时间转换器在分数频锁相环中具有广泛的应用。由于数字时间转换器的噪声是锁相环输出带内噪声的主要贡献之一，其线性度又决定了输出的杂散性能，高性能的锁相环对数字时间转换器的线性度、噪声和能效均有很高的要求。

传统数字时间转换器通常采用可调缓冲器加可调负载实现，当缓冲器的转换电流或负载发生改变时，输出的变换沿斜率也会随之变化，则输入变化沿跨越阈值电压的时间到输出变化沿跨越阈值电压的时间也会变化，从而实现可调延时时间。其中可调缓冲器通常的实现方式是偏置电流可调的反相器组合，可调负载通常的实现方式是压控电容或数控电容阵列。上述数字时间转换器调节延时时间的基本原理是控制输出的变化沿。由于输入控制与延时变化之间不具有完全线性的关系，因此该结构的数字时间转换器线性度性能有限，需要依靠器件匹配，版图设计和细致的仿真数据，对制造工艺，电源电压和温度(PVT)误差非常敏感，往往还需要进行校准电路才能达到设计要求。

发明内容

本发明的目的是提供一种恒定斜率数字时间转换器及其控制方法，以实现低噪声和低功耗，并且可以在较大的输出延时时间范围实现很高的线性度。

为达到上述目的，本发明提供了一种恒定斜率数字时间转换器，其包括：

放电负载电容，用于存储电荷以放电产生一个电压下降沿；

放电电流源，其输入端与所述放电负载电容的输出端相连，用于通过放电负载电容放电电流大小决定输出电压下降沿的斜率；

开关电容数模转换器，其输出端与所述放电负载电容的输出端相连，用于设置放电负载电容的放电起始电压；

缓冲器，其输入端与所述开关电容数模转换器的输出端相连，用于将放电负载电容放电的电压下降沿转换为上升沿，并且提供稳定的输出上升沿转换速率；