[发明专利]一种分数频全数字锁相环及其控制方法

权利要求书

1.一种分数频全数字锁相环，其特征在于，包含：

时钟产生与控制电路CTRL，用于根据输入的参考时钟ref、整数频控制字fcw_int、分数频控制字fcw_frac，产生所述锁相环正确工作所需的时钟信号ckr；

分数频控制器FRAC CTRL，用于根据输入的外部分数频控制字fcwin_frac，生成延时控制字dcw，分频比控制字div，整数频控制字fcw_int和分数频控制字fcw_frac；

所述分数频控制器FRAC CTRL包含：

ΔΣ调制器DSM，用于将输入的外部分数频控制字fcwin_frac随机化后，根据随机化后的fcwin_frac生成调制信号dsmout；

减法器SUB，其输入端连接ΔΣ调制器的输出端，用于求取所述外部分数频频率控制字fcwin_frac和调制信号dsmout的差值，所述差值即为频率量化误差值frac_q；

累加器ACC，其输入端连接减法器的输出端，用于累加减法器输出的频率量化误差值frac_q，生成相位误差值frac_qacc；

求余单元MOD，其输入端连接累加器ACC的输出端，用于求取所述相位误差值frac_qacc的整商frac_quo和余数frac_res；所述求余单元的模数为数控振荡器DCO目标输出时钟周期对应的延时控制字；

数字时间转换器DTC，其输入端连接所述时钟产生与控制电路CTRL的输出端、分数频控制器FRAC CTRL的输出端，用于根据所述时钟信号ckr、延时控制字dcw生成低频时钟信号ckr_dly；

数控振荡器DCO，用于生成高频时钟信号ckv；

反馈信号产生电路FB GEN，其输入端连接数控振荡器DCO的输出端、分数频控制器FRACCTRL的输出端，用于根据所述分频比控制字div生成携带ckv相位信息的反馈信号fb；

鉴相器PD，其输入端连接数字时间转换器DTC的输出端、反馈信号产生电路FB GEN的输出端,用于生成所述低频时钟信号ckr和反馈信号fb的相位误差数字信号phe；

辅助频率锁定环路FTL，其输入端连接所述数字时间转换器DTC、分数频控制器FRACCTRL，根据所述整数频控制字fcw_int、分数频控制字fcw_frac、低频时钟信号ckr_dly，输出控制信号ftl；

数控振荡器DCO的输入端连接所述辅助频率锁定环路FTL的输出端、鉴相器PD的输出端，根据所述相位误差数字信号phe和控制信号ftl调整输出的高频时钟信号ckv。

2.如权利要求1所述的分数频全数字锁相环，其特征在于，还包含：数字环路滤波器DLF，其输入端连接所述鉴相器PD的输出端；数字环路滤波器DLF滤除所述相位误差数字信号phe中不需要的频率分量得到数字信号otw0；数控振荡器DCO根据控制信号ftl与数字信号otw0的加和调整输出高频时钟信号ckv。

3.如权利要求1所述的分数频全数字锁相环，其特征在于，所述分数频控制器还包含计算单元CALC；所述计算单元CALC其输入端连接求余单元的输出端，根据所述整商frac_quo和输入的外部分数频频率控制字fcwin_frac计算生成所述分数频控制字fcw_frac。

4.如权利要求1所述的分数频全数字锁相环，其特征在于，所述分数频控制器FRACCTRL还包含增益校正单元Gain Corrector和乘法器MX；所述增益校正单元Gain Corrector用于生成增益系数dcw_gain；所述乘法器MX的输入端连接增益校正单元Gain Corrector的输出端、求余单元MOD的输出端，乘法器MX根据增益系数dcw_gain、余数frac_res生成延时控制字dcw；通过所述增益系数dcw_gain调整余数frac_res的权重，使余数frac_res与数字时间转换器DTC的转换增益一致，满足frac_res的最大输出值2^W-1对应数控振荡器DCO的目标输出时钟周期，其中W为外部分数频控制字fcwin_frac的字长。

5.如权利要求4所述的分数频全数字锁相环，其特征在于，所述分数频控制器FRACCTRL还包含字长调整ΔΣ调制器bit width DSM，其输入端连接所述乘法器的输出端，用于将所述控制字dcw的字长调整为设定的长度。