[发明专利]基于FPGA的H.264视频编码端、解码端、传输装置及传输方法

权利要求书

1.基于FPGA的H.264视频编码端，其特征在于，包括：

主控模块，用于初始化H.264视频编码器，并控制H.264视频编码器进行编码；

H.264视频编码器，在主控模块的控制下对视频数据进行编码，每产生128字节编码数据即实时发出至AXI-MM转AXI-S模块；

DDR模块，将H.264视频编码器的读写数据写入/读出DDR；

AXI-MM转AXI-S模块，将H.264视频编码器输出的编码数据由AXI-MM接口转为AXI-S接口后发送到UDP以太网发送模块；

UDP以太网发送模块，将编码数据打包为UDP IP网络数据包，并每128字节数据启动一次发送。

2.根据权利要求1所述的基于FPGA的H.264视频编码端，其特征在于，

AXI-MM转AXI-S模块将H.264视频编码器输出的编码数据由AXI-MM 32bit接口转换为AXI-S 8bit接口，模块内部由FIFO实现32bit到8bit的数据位宽转换。

3.基于FPGA的H.264视频解码端，其特征在于，包括：

UDP以太网接收模块，接收权利要求1所述H.264视频编码端输出的压缩码流数据包，并将接收到的压缩码流数据包传输给AXI-S转AXI-MM模块；

AXI-S转AXI-MM模块，将接收到数据由AXI-S转换为H.264视频解码端的AXI-MM接口，并检测编码数据帧头，检测到数据帧头后延迟3ms发出解码开始中断给主控模块；

主控模块，用于初始化H.264视频解码器，并控制H.264视频解码器进行解码；

H.264视频解码器，在主控模块的控制下对视频数据进行解码，其中解码输入数据从AXI-S转AXI-MM模块中的RAM中读取；

DDR模块，用于将H.264视频解码器的读写数据写入/读出DDR。

4.根据权利要求3所述的基于FPGA的H.264视频解码端，其特征在于：

AXI-S转AXI-MM模块，将接收到数据由AXI-S 8bit接口转换AXI-MM 32bit接口，模块内部由RAM实现8bit到32bit的数据位宽转换。

5.一种基于FPGA的H.264视频编码端到解码端的实时数据传输装置，其特征在于，包括基于FPGA的H.264视频编码端以及基于FPGA的H.264视频解码端；

所述基于FPGA的H.264视频编码端，包括：

编码端主控模块，用于初始化H.264视频编码器，并控制H.264视频编码器进行编码；

H.264视频编码器，在编码端主控模块的控制下对视频数据进行编码，每产生128字节编码数据即实时发出至AXI-MM转AXI-S模块；

编码端DDR模块，将H.264视频编码器的读写数据写入/读出编码端DDR；

AXI-MM转AXI-S模块，将H.264视频编码器输出的编码数据由AXI-MM接口转为AXI-S接口后发送到UDP以太网发送模块；

编码端UDP以太网发送模块，将编码数据打包为UDP IP网络数据包，并每128字节数据启动一次发送；

所述基于FPGA的H.264视频解码端，包括：

解码端UDP以太网接收模块，接收H.264视频编码端输出的压缩码流数据包，并将接收到的压缩码流数据包传输给AXI-S转AXI-MM模块；

AXI-S转AXI-MM模块，将接收到数据由AXI-S转换为H.264视频解码端的AXI-MM接口，并检测编码数据帧头，检测到数据帧头后延迟3ms发出解码开始中断给解码端主控模块；

解码端主控模块，用于初始化H.264视频解码器，并控制H.264视频解码器进行解码；

H.264视频解码器，在解码端主控模块的控制下对视频数据进行解码，其中解码输入数据从AXI-S转AXI-MM模块中的RAM中读取；

解码端DDR模块，用于将H.264视频解码器的读写数据写入/读出解码端DDR。