[发明专利]输入输出逻辑电路、物理层接口模块及FPGA芯片、存储系统

权利要求书

1.一种输入输出逻辑电路，其特征在于，所述输入输出逻辑电路包括时钟模块、第一传输电路、第二传输电路；

所述时钟模块分别与所述第一传输电路和第二传输电路连接；

所述时钟模块用于产生高速时钟信号和低速时钟信号，并将所述高速时钟信号和低速时钟信号发送至第一传输电路和第二传输电路；

当所述第一传输电路和第二传输电路在所述时钟模块发送的低速时钟信号下写入数据时，所述第二传输电路用于根据所述高速时钟信号接收数据通路模块发送的写数据，并将所述写数据发往PSRAM存储器；所述第一传输电路用于根据所述高速时钟信号接收数据通路模块发送的时钟信号，将所述数据通路模块发送的时钟信号延迟指定相位，然后发送至所述PSRAM存储器，以指示所述PSRAM存储器接收所述写数据；

当所述第一传输电路和第二传输电路在所述时钟模块发送的低速时钟信号下读出数据时，所述第一传输电路用于根据所述高速时钟信号接收数据通路模块发送的时钟信号，将所述数据通路模块发送的时钟信号延迟指定相位，然后发送至所述PSRAM存储器，以指示所述PSRAM存储器取出读数据；所述第二传输电路用于获取所述PSRAM存储器中发送的读数据，将所述读数据延迟指定相位，然后发往所述数据通路模块；

其中，所述第一传输电路包括第一串行器、第一输入输出延时可调电路、数字延时锁相环以及第一缓存；

所述第一串行器的低速时钟接口和高速时钟接口分别与所述时钟模块连接，所述第一串行器的输出端与所述第一输入输出延时可调电路的第一输入端连接，所述第一输入输出延时可调电路的第二输入端与所述数字延时锁相环连接，所述第一输入输出延时可调电路的输出端与所述第一缓存连接；

所述第二传输电路包括第二串行器、解串器、第二输入输出延时可调电路以及第二缓存；所述第二串行器和解串器的低速时钟接口和高速时钟接口分别与所述时钟模块连接；所述第二串行器的输出端与所述第二缓存连接；

所述解串器的输入端与所述第二输入输出延时可调电路的输出端连接，所述第二输入输出延时可调电路的输入端与所述第二缓存连接。

2.如权利要求1所述的输入输出逻辑电路，其特征在于，

当所述第一传输电路在所述时钟模块发送的低速时钟信号下写入/读出数据时，所述第一串行器用于根据所述高速时钟信号接收数据通路模块发送的时钟信号，将所述数据通路模块发送的时钟信号从并行方式转换为串行方式，并发送至所述第一输入输出延时可调电路，所述第一输入输出延时可调电路用于按照所述数字延时锁相环产生的相位码将所述第一串行器发送的时钟信号延迟指定相位，然后通过第一缓存将延迟后的时钟信号发送至所述PSRAM存储器，以指示所述PSRAM存储器接收写数据/取出读数据。

3.如权利要求1所述的输入输出逻辑电路，其特征在于，

当所述第二传输电路在所述时钟模块发送的低速时钟信号下执行写入数据时，所述第二串行器用于根据所述高速时钟信号接收数据通路模块发送的写数据，将所述写数据从并行方式转换为串行方式，然后通过所述第二缓存发送至所述PSRAM存储器；

当所述第二传输电路在所述时钟模块发送的低速时钟信号下读出数据时，所述第二缓存用于获取所述PSRAM存储器发送的读数据，并将所述读数据发送至所述第二输入输出延时可调电路，所述第二输入输出延时可调电路用于按照最优延时参数，将所述读数据延迟指定相位，然后将延迟后的所述读数据发送至所述解串器，所述解串器用于将所述读数据从串行方式转换为并行方式，然后发往所述数据通路模块。

4.如权利要求1至3任一项所述的输入输出逻辑电路，其特征在于，所述将所述数据通路模块发送的时钟信号延迟指定相位是指将数据通路模块发送的时钟信号延迟90度相位。

5.如权利要求1至3任一项所述的输入输出逻辑电路，其特征在于，所述将所述读数据延迟指定相位是指将读数据延迟90度相位。

6.如权利要求3所述的输入输出逻辑电路，其特征在于，所述最优延时参数通过对所述PSRAM存储器的初始化得到并写入所述第二输入输出延时可调电路。