[发明专利]一种抗单粒子翻转加固的改进型QUATRO D触发器

权利要求书

1. 一种抗单粒子翻转加固的改进型QUATRO D触发器，包括锁存器；所述锁存器由钟控单元和存储单元组成；其特征在于：所述锁存器包括依次电连接的主级锁存器和从级锁存器；所述存储单元为加固的QUATRO存储单元；所述加固的QUATRO存储单元包括4个PMOS晶体管和6个NMOS晶体管；所述4个PMOS晶体管分别为第一PMOS晶体管p1、第二PMOS晶体管p2、第三PMOS晶体管p3、第四PMOS晶体管p4；所述6个NMOS晶体管分别为第一NMOS晶体管n1A，第二NMOS晶体管n1B，第三NMOS晶体管n2A，第四NMOS晶体管n2B，第五NMOS晶体管n3，第六NMOS晶体管n4；所述第一PMOS晶体管p1的漏极与第一NMOS晶体管n1A、第二NMOS晶体管n1B的漏极电连接，作为A节点；所述第二PMOS晶体管p2的漏极与第三NMOS晶体管n2A、第四NMOS晶体管n2B的漏极电连接，作为B节点；所述第三PMOS晶体管p3的漏极与第五NMOS晶体管n3的漏极电连接，作为C节点；所述第四PMOS晶体管p4的漏极与第六NMOS晶体管n4的漏极连接，作为D节点；所述第三NMOS晶体管n2A，第四NMOS晶体管n2B和第六NMOS晶体管n4的栅极均与A节点相电连接；所述第一NMOS晶体管n1A，第二NMOS晶体管n1B和第五NMOS晶体管n3的栅极均与B节点相电连接；所述第二PMOS晶体管p2和第四PMOS晶体管p4的栅极均与C节点相电连接；所述第一PMOS晶体管p1和第三PMOS晶体管p3的栅极均与D节点相电连接；所述4个PMOS晶体管的源极都接电源vdd；所述6个NMOS晶体管的源极都接地。

2. 根据权利要求1所述抗单粒子翻转加固的改进型QUATRO D触发器，其特征在于：所述钟控单元包括四个钟控传输门，分别包括第一钟控传输门T1、第二钟控传输门T2、第三钟控传输门T3和第四钟控传输门T4；所述第一钟控传输门T1和第二钟控传输门T2并列设置于对数据信号DATA进行采样的路径上；所述第一钟控传输门T1的输入和输出分别为数据信号DATA和f1；所述第二钟控传输门T2的输入和输出分别为数据信号DATA和f2；所述第三钟控传输门T3设置于B节点控制第一NMOS晶体管n1A、第二NMOS晶体管n1B和第五NMOS晶体管n3的路径上；所述第三钟控传输门T3的输入和输出分别为B和f1；所述第四钟控传输门T4设置于D节点控制第一PMOS晶体管p1和第三PMOS晶体管p3的路径上；所述第四钟控传输门T4输入和输出分别为D和f2。

3. 根据权利要求2所述抗单粒子翻转加固的改进型QUATRO D触发器，其特征在于：所述主级锁存器的A节点与从级锁存器的第一钟控传输门T5相电连接；所述主级锁存器的C节点与从级锁存器的第二钟控传输门T6相电连接；所述从级锁存器的C节点和D节点分别为D触发器的输出Q和反相输出Qbar。

4. 根据权利要求3所述抗单粒子翻转加固的改进型QUATRO D触发器，其特征在于：所述主级锁存器的第一钟控传输门T1、主级锁存器的第二钟控传输门T2、从级锁存器的第三钟控传输门T7、从级锁存器的第四钟控传输门T8中的PMOS晶体管栅极接clk；所述主级锁存器的第三钟控传输门T3、主级锁存器的第四钟控传输门T4、从级锁存器的第一钟控传输门T5、从级锁存器的第二钟控传输门T6中的NMOS晶体管栅极接clk；所述主级锁存器的第一钟控传输门T1、主级锁存器的第二钟控传输门T2中的NMOS晶体管栅极接clkn1；所述主级锁存器的第三钟控传输门T3、主级锁存器的第四钟控传输门T4中的PMOS晶体管栅极接clkn1；所述从级锁存器的第一钟控传输门T5、从级锁存器的第二钟控传输门T6中的PMOS晶体管栅极接clkn2；所述从级锁存器的第三钟控传输门T7、从级锁存器的第四钟控传输门T8中的NMOS晶体管栅极接clkn2。