[发明专利]像素阵列基板有效
申请号: | 201911094109.5 | 申请日: | 2019-11-11 |
公开(公告)号: | CN110780499B | 公开(公告)日: | 2022-03-22 |
发明(设计)人: | 李政颉;丘兆仟 | 申请(专利权)人: | 友达光电股份有限公司 |
主分类号: | G02F1/1362 | 分类号: | G02F1/1362;G09F9/30 |
代理公司: | 隆天知识产权代理有限公司 72003 | 代理人: | 谢强;黄艳 |
地址: | 中国台*** | 国省代码: | 台湾;71 |
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摘要: | |||
搜索关键词: | 像素 阵列 | ||
1.一种像素阵列基板,包括:
一基板,具有一透视窗、一线路区及一主动区,其中该线路区位于该透视窗的周围,且该线路区位于该主动区与该透视窗之间;
多条数据线,设置于该基板上,且在一第一方向上排列,其中所述多条数据线的每一条具有一非直线部,该非直线部设置于该线路区;
多条扫描线,设置于该基板上,且在一第二方向上排列,其中该第一方向与该第二方向交错;以及
多个像素,设置于该主动区,其中所述多个像素包括在该第一方向上按序排列的多个像素行,且每一该像素行的多个像素在该第二方向上按序排列;
第i像素行的第j个像素、第(i-1)像素行的第(j+1)个像素及第(i-2)像素行的第(j+2)个像素电性连接至所述多个数据线的一第一数据线且分别电性连接至所述多个扫描线的多条扫描线,i为大于或等于3的正整数,而j为大于或等于1的正整数;
第k像素行的第(j+n)个像素、第(k-1)像素行的第(j+1+n)个像素及第(k-2)像素行的第(j+2+n)个像素电性连接至该第一数据线且分别电性连接至所述多个扫描线的多条扫描线,k为大于或等于3的正整数,且n为大于1的正整数;
该透视窗具有在该第一方向上延伸的一中心轴;
一第一像素组包括该第i像素行的第j个像素、该第(i-1)像素行的第(j+1)个像素及该第(i-2)像素行的第(j+2)个像素,一第二像素组包括该第k像素行的第(j+n)个像素、该第(k-1)像素行的第(j+1+n)个像素及该第(k-2)像素行的第(j+2+n)个像素,且该第一像素组及该第二像素组分别设置于该中心轴的一第一侧及该中心轴的一第二侧。
2.如权利要求1所述的像素阵列基板,还包括:
一整合型栅极驱动电路,设置于该基板上;以及
多条转接线,其中所述多个转接线的延伸方向与所述多个扫描线的延伸方向不同,所述多个扫描线通过所述多个转接线电性连接至该整合型栅极驱动电路,且所述多个转接线位于该透视窗与该整合型栅极驱动电路之间。
3.如权利要求2所述的像素阵列基板,还包括:
一绝缘层,具有多个接触窗,其中所述多个转接线通过该绝缘层的所述多个接触窗分别电性连接至所述多个扫描线,且所述多个接触窗位于该整合型栅极驱动电路与该透视窗之间。
4.如权利要求3所述的像素阵列基板,还包括:
一驱动芯片,电性连接至所述多个数据线,其中该整合型栅极驱动电路设置于该透视窗与该驱动芯片之间。
5.如权利要求3所述的像素阵列基板,还包括:
一驱动芯片,电性连接至所述多个数据线,其中该透视窗设置于该整合型栅极驱动电路与该驱动芯片之间。
6.如权利要求3所述的像素阵列基板,其中一第一拟线段及一第二拟线段连接所述多个接触窗,该第一拟线段及该第二拟线段与该第一方向及该第二方向交错且实质上连成一V字形拟线段,该透视窗设置于该第一拟线段与该第二拟线段之间,且所述多个转接线设置于该V字形拟线段与该基板的边缘之间。
7.如权利要求3所述的像素阵列基板,其中一第一拟线段及一第二拟线段连接所述多个接触窗,该第一拟线段及该第二拟线段与该第一方向及该第二方向交错且实质上连成一V字形拟线段,所述多个转接线设置于该第一拟线段与该第二拟线段之间,且该透视窗设置于该V字形拟线段与该基板的边缘之间。
8.如权利要求3所述的像素阵列基板,其中一第一拟线段及一第二拟线段连接所述多个接触窗,该第一拟线段及该第二拟线段与该第一方向及该第二方向交错,该第一拟线段与该第二拟线段隔开,该透视窗及所述多个转接线的多条第一转接线设置于该第一拟线段与该第二拟线段之间,且所述多个转接线的多条第二转接线设置于该第二拟线段与该基板的边缘之间。
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