[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供基底；采用外延工艺在所述基底上形成外延层，并通过原位自掺杂或者固态源掺杂的方式在所述外延层中掺杂离子，掺杂有所述离子的所述外延层作为半导体掺杂材料层；刻蚀所述半导体掺杂材料层，形成第一源漏掺杂层；刻蚀所述第一源漏掺杂层露出的基底，使所述基底形成衬底以及凸出于所述衬底的半导体沟道柱。利用外延工艺和原位自掺杂相结合的工艺或者外延工艺和固态源掺杂相结合的工艺形成第一源漏掺杂层，提高了第一源漏掺杂层形成工艺的可控性和稳定性，这降低了第一源漏掺杂层中的离子扩散至沟道内的概率，从而提高半导体结构的性能。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。随着沟道长度的减小，栅极结构对沟道的控制能力变弱，从而引起亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short channel effect，SCE)。

为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(gate-all-around，GAA)晶体管。在全包围栅极晶体管中，栅极结构环绕沟道区域，与平面晶体管相比，全包围栅极晶体管的栅极结构对沟道的控制能力更强，能够更好地抑制短沟道效应。

全包围栅极晶体管包括横向全包围栅极(lateral gate-all-around，LGAA)晶体管和垂直全包围栅极(vertical gate-all-around，VGAA)晶体管。其中，VGAA晶体管的沟道在垂直于衬底表面的方向上延伸，这提高了半导体结构的面积利用效率，从而实现更进一步的特征尺寸缩小。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；采用外延工艺在所述基底上形成外延层，并通过原位自掺杂或者固态源掺杂的方式在所述外延层中掺杂离子，掺杂有所述离子的所述外延层作为半导体掺杂材料层；刻蚀所述半导体掺杂材料层，形成第一源漏掺杂层；刻蚀所述第一源漏掺杂层露出的基底，使所述基底形成衬底以及凸出于所述衬底的半导体沟道柱。

相应的，本发明实施例还提供一种半导体结构，包括：衬底；半导体沟道柱，位于所述衬底上；第一源漏掺杂层，位于所述半导体沟道柱的顶部，所述第一源漏掺杂层采用外延工艺所形成，且所述第一源漏掺杂层中具有通过原位自掺杂或者固态源掺杂的方式所掺杂的离子。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例采用外延工艺在基底上形成外延层，并通过原位自掺杂或者固态源掺杂的方式在所述外延层中掺杂离子，掺杂有所述离子的所述外延层作为半导体掺杂材料层，随后刻蚀半导体掺杂材料层形成第一源漏掺杂层，接着刻蚀所述第一源漏掺杂层露出的基底，使基底形成衬底以及凸出于所述衬底的半导体沟道柱，与通过对半导体沟道柱的顶部进行离子注入(implant)以形成源漏掺杂区的方案相比，利用外延工艺和原位自掺杂相结合的工艺或者外延工艺和固态源掺杂相结合的工艺形成第一源漏掺杂层，能够提高第一源漏掺杂层的形成工艺的可控性和稳定性，降低第一源漏掺杂层中的离子向半导体沟道柱内发生纵向扩散的概率，即降低了第一源漏掺杂层中的离子扩散至沟道(channel)内的概率，从而提高半导体结构的性能。

附图说明

图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；

图5至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式