[发明专利]半导体器件的制作方法、超结器件及其制作方法在审
| 申请号： | 201911047824.3 | 申请日： | 2019-10-30 |
| 公开（公告）号： | CN110767743A | 公开（公告）日： | 2020-02-07 |
| 发明（设计）人： | 罗顶;何云;袁家贵;管浩 | 申请（专利权）人： | 中芯集成电路制造(绍兴)有限公司 |
| 主分类号： | H01L29/06 | 分类号： | H01L29/06;H01L27/02;H01L21/8232 |
| 代理公司： | 31237 上海思微知识产权代理事务所(普通合伙) | 代理人： | 曹廷廷 |
| 地址： | 312000 浙*** | 国省代码： | 浙江;33 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | |||
| 搜索关键词： | 硬掩膜层 超结器件 刻蚀 半导体器件 光刻胶 终端区 制作 工艺限制 耐压能力 元胞区 衬底 耐压 掩膜 预设 填充 开口 | ||
1.一种半导体器件的制作方法，其特征在于，包括：
提供一衬底；所述衬底上形成有硬掩膜层；
图形化所述硬掩膜层，图形化的硬掩膜层中具有第一开口和第二开口，所述第一开口暴露出所述衬底，所述第二开口未暴露出所述衬底；
以所述硬掩膜层为掩膜刻蚀所述衬底，形成对应于第一开口的第一沟槽；
整体刻蚀所述硬掩膜层，以使第二开口下方的硬掩膜层被刻蚀而形成第三开口，所述第三开口暴露出所述衬底；
以所述硬掩膜层为掩膜刻蚀所述衬底，形成对应于所述第一开口的第二沟槽，和对应于所述第三开口的第三沟槽，所述第二沟槽的深度大于第三沟槽的深度。
2.如权利要求1所述的半导体器件的制作方法，其特征在于，所述衬底包括第一区和第二区；图形化所述硬掩膜层包括：
第一次图形化所述硬掩膜层，在位于所述第二区的硬掩膜层中形成暴露出所述衬底的第一开口；
第二次图形化所述硬掩膜层，在位于所述第一区的硬掩膜层中形成未暴露出所述衬底的第二开口。
3.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第一沟槽的深度范围为：1～10μm。
4.一种超结器件的制作方法，其特征在于，包括：
提供一衬底，所述衬底包括元胞区和终端区；所述衬底上形成有覆盖所述元胞区和终端区的硬掩膜层；
图形化所述硬掩膜层，图形化的硬掩膜层中具有位于所述终端区的第一开口和位于所述元胞区的第二开口，所述第一开口暴露出所述衬底，所述第二开口未暴露出所述衬底；
以所述硬掩膜层为掩膜刻蚀所述衬底，形成对应于所述第一开口的终端区沟槽，且所述终端区沟槽被刻蚀至第一预设深度；
整体刻蚀所述硬掩膜层，以使所述第二开口下方的硬掩膜层被刻蚀而形成第三开口，所述第三开口暴露出所述衬底；
以所述硬掩膜层为掩膜刻蚀所述衬底，以形成对应于所述第三开口的元胞区沟槽，以及对应于所述第一开口的所述终端区沟槽由所述第一预设深度进一步刻蚀至第二预设深度，以使所述终端区沟槽的深度大于所述元胞区沟槽的深度。
5.如权利要求4所述的超结器件的制作方法，其特征在于，图形化所述硬掩膜层包括：
第一次图形化所述硬掩膜层，在位于所述终端区的硬掩膜层中形成暴露出所述衬底的第一开口；
第二次图形化所述硬掩膜层，在位于所述元胞区的硬掩膜层中形成未暴露出所述衬底的第二开口。
6.如权利要求4所述的超结器件的制作方法，其特征在于，所述第一预设深度范围为1～10μm。
7.如权利要求4所述的超结器件的制作方法，其特征在于，还包括：在所述终端区沟槽和所述元胞区沟槽中填充P型半导体层，得到元胞区P柱和终端区P柱。
8.如权利要求7所述的超结器件的制作方法，其特征在于，还包括：在所述衬底表面形成栅极结构，且所述栅极结构位于相邻的所述元胞区P柱之间。
9.如权利要求4所述的超结器件的制作方法，其特征在于，所述衬底包括硅基板和位于所述硅基板上的外延层。
10.一种超结器件，其特征在于，采用如权利要求4至9中的任意一项所述的超结器件的制作方法制作而成。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于中芯集成电路制造(绍兴)有限公司，未经中芯集成电路制造(绍兴)有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/pat/books/201911047824.3/1.html，转载请声明来源钻瓜专利网。
- 上一篇：晶圆背封结构、晶圆背封结构的制造方法
- 下一篇：超级结及其制造方法
- 同类专利
- 专利分类
