[发明专利]一种NVM中的负电荷泵有效
申请号: | 201911042233.7 | 申请日: | 2019-10-30 |
公开(公告)号: | CN110729889B | 公开(公告)日: | 2021-08-24 |
发明(设计)人: | 刘芳芳 | 申请(专利权)人: | 上海华虹宏力半导体制造有限公司 |
主分类号: | H02M3/07 | 分类号: | H02M3/07 |
代理公司: | 上海浦一知识产权代理有限公司 31211 | 代理人: | 戴广志 |
地址: | 201203 上海市浦东*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 一种 nvm 中的 负电荷 | ||
本发明提供一种NVM中的负电荷泵,分压电路连接在电荷泵第一输出端输出的负压和第一基准电压之间;分压电路输出负压和第一基准电压的分压作为反馈电压;反馈电压连接至第一运算放大器的第一输入端,第一运算放大器的第二输入端接共模电压0.2V;第一运算放大器的输出端连接至时钟频率控制电路的控制端;时钟频率控制电路的输出端连接至时钟幅度控制电路的输入端;时钟幅度控制电路输出两个互为反相的时钟信号至电荷泵;负压连接至负载电路。本发明将第一运算放大器的第二输入端的共模点急提升至0.2V,能够有效解决在低电源电压以及晶体管阈值电压较高的情况下,第一运算放大器出现的非饱和区工作模式,有效的保证负电荷泵的正常功能。
技术领域
本发明涉及集成电路制造领域,特别是涉及一种NVM中的负电荷泵。
背景技术
现有技术中的NVM中的负电荷泵电路图如图1所示,分压电路连接在电荷泵第一输出端输出的负压VNEG和第一基准电压VREF0之间;分压电路输出所述负压VNEG和第一基准电压VREF0的分压作为反馈电压VNEG_DIV;反馈电压VNEG_DIV连接至第一运算放大器OP的第一输入端“+”,第一运算放大器的第二输入端“-”接地;第一运算放大器OP的输出端连接至时钟频率控制电路PCLK CONTROL的控制端;时钟频率控制电路的输出端连接至时钟幅度控制电路PCLK BLOOK的输入端;所述时钟幅度控制电路输出两个互为反相的时钟信号CLK和CLKB至电荷泵VNEG Boost Stage;负压VNEG连接至负载电路。
当负载电流中的负载电流在较大的动态范围时,电源电压很低并且第一运算放大器OP中的晶体管阈值电压较大的情况下,第一运算放大器OP极容易处于非饱和状态,造成功能失效的损失。
因此需要提出一种新的NVM中的负电荷泵来解决上述问题。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种NVM中的负电荷泵,用于解决现有技术中当负载电流中的负载电流在较大的动态范围时,电源电压很低并且第一运算放大器OP中的晶体管阈值电压较大的情况下,第一运算放大器OP极容易处于非饱和状态,造成功能失效的损失的问题。
为实现上述目的及其他相关目的,本发明提供一种NVM中的负电荷泵,至少包括:分压电路;所述分压电路连接在电荷泵第一输出端输出的负压和第一基准电压之间;所述分压电路输出所述负压和所述第一基准电压的分压作为反馈电压;第一运算放大器,所述反馈电压连接至所述第一运算放大器的第一输入端,所述第一运算放大器的第二输入端接共模电压0.2V;所述第一运算放大器的输出端连接至时钟频率控制电路的控制端;所述时钟频率控制电路的输出端连接至时钟幅度控制电路的输入端;所述时钟幅度控制电路输出两个互为反相的时钟信号至所述电荷泵;所述负压连接至负载电路。
优选地,所述分压电路由多个第一电阻串联组成。
优选地,所述第一基准电压由第二运算放大器输出。
优选地,所述第二运算放大器的第一输入端连接第二基准电压;所述第二运算放大器的第二输入端连接至其输出端。
优选地,所述反馈电压和所述负压之间设有第一电容。
优选地,所述电荷泵还设有第二输出端,所述电荷泵的第二输出端输出半负压,所述半负压为所述负压的一半。
优选地,所述半负压和地之间还设有第二电容。
优选地,所述电荷泵的第一输出端和地之间设有第三电容。
优选地,所述时钟频率控制电路还设有时钟信号的输入端和使能端。
优选地,所述负载电路的负载电流最大值为100μA,最小值为1μA。
优选地,所述第一运算放大器连接电源电压,该电源电压为1.3V至1.65V。
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