[发明专利]半导体装置

说明书

一种半导体装置，包括介电层、在介电层上方的晶体氧化镁层、在晶体氧化镁层上方的晶体半导体通道层、至少部分重叠晶体半导体层的栅极结构以及与晶体半导体通道层相邻的源极/漏极区域。

技术领域

本揭露涉及在后段制程中形成的晶体半导体层。

背景技术

薄膜晶体管(thin film transistor,TFT)装置通常是使用层叠在绝缘体基板上而不是形成在半导体基板内的半导体通道层和一对源极/漏极层形成的半导体装置。薄膜晶体管装置被广泛作为有机发光二极管(light-emitting diode,LED)光电产品中的开关装置和周边电路装置。薄膜晶体管装置也被作为同步动态随机存取记忆体(synchronousdynamic random access memory,SDRAM)产品中的负载晶体管(load transistor)。虽然薄膜晶体管装置在微电子产品制造领域中很普遍，但是薄膜晶体管装置并非完全没有问题。就此而言，由于薄膜晶体管装置是利用位在绝缘体基板上而不是形成在半导体基板内的半导体通道层和一对源极/漏极层来形成的，因此，通常难以形成同时具有性能提升和对准提升的薄膜晶体管装置。

半导体制造制程通常被分类为前段制程(front-end-of-line,FEOL)、中段制程(middle-of-line,MOL)和后段制程(back-end-of-line,BEOL)。前段制程包括晶片的制备、隔离、井的形成、栅极的图案化、间隔物、延伸和源极/漏极的注入、硅化物的形成和双应力介层(dual stress liner)的形成。中段制程包括栅极接触和/或源极/漏极接触的形成。后段制程包括中段或前段之后所有的晶圆制造制程(例如，在金属化层中形成布线以互连各个装置)。金属化层被介电层(即，层间介电(inter-layer dielectric,ILD)层)隔开。层间介电层是氧化硅或低介电常数介电材料。

发明内容

依据本揭露的部分实施例，提供一种半导体装置，包含：第一介电层、晶体氧化镁层、晶体半导体层、栅极结构和源极/漏极区域。晶体氧化镁层于第一介电层上；晶体半导体层于晶体氧化镁层上；栅极结构至少部分地与晶体半导体层重叠；以及源极/漏极区域与晶体半导体层接触。

附图说明

当结合附图阅读时，根据以下详细描述可以最好地理解本揭露的各方面。在附图中，除非上下文另外指出，否则相同的附图标记表示相似的元件或步骤。在附图中，元件的尺寸和相对位置不必按比例绘制。实际上，为了清楚起见，各种特征的尺寸可以任意增加或减小。

图1A至图1C是根据本揭露的示例性实施例的示例性结构；

图2是根据本揭露的示例性实施例的示例性制程的流程图；

图3A至图3G是根据本揭露的示例性实施例中，在图2的示例性制程中制造的晶片的各个阶段的横截面图。

【符号说明】

100：结构

110：基板

112：半导体区域

120：前段制程装置

122：栅极结构

124：源极/漏极区域

126：互连结构

128：布线/金属化层

130：层间介电层

130(1)：层间介电层

130(2)：层间介电层

130(3)：层间介电层

130(n)：层间介电层

130(n+1)：层间介电层