[发明专利]DDR SDRAM物理层接口电路与DDR SDRAM控制装置

说明书

本发明涉及DDR SDRAM物理层接口电路与DDR SDRAM控制装置。本发明的DDR SDRAM物理层接口电路使用较少电路面积并能调整内存控制器与储存电路之间的信号的相位，包含：多相位时脉产生器产生多个时脉包含参考时脉、第一时脉、第二时脉与第三时脉；除频电路依据该第一时脉产生物理层时脉；时脉输出路径输出该参考时脉给该储存电路；第一输出电路依据该内存控制器的第一输入信号、第一时脉与物理层时脉输出第一输出信号给该储存电路；第二输出电路依据该内存控制器的第二输入信号、第二时脉与物理层时脉输出第二输出信号给该储存电路；以及第三输出电路依据该内存控制器的第三输入信号、第三时脉与物理层时脉输出第三输出信号给该储存电路。

技术领域

本发明是关于双倍数据率同步动态随机存取内存(DDR SDRAM)物理层接口电路与DDR SDRAM控制装置，尤其是关于电路面积较小及/或耗电量较少的DDR SDRAM物理层接口电路与DDR SDRAM控制装置。

背景技术

随着双倍数据率同步动态随机存取内存(DDR SDRAM)的技术的演进，申请人于美国专利US 9,570,130B2中提出利用延迟锁定回路(delay-locked loop,DLL)来处理高速DDR SDRAM应用下时序不容易收敛和时脉树延迟(clock tree latency)太长的问题。然而，在上述先前技术的电路面积与节能方面，申请人认为有进一步改进的空间。

发明内容

本发明之一目的在于提供一种双倍数据率同步动态随机存取内存(DDR SDRAM)物理层接口电路与DDR SDRAM控制装置，以在电路面积及节能方面做改善。

本发明的DDR SDRAM物理层接口电路的一实施例无需使用耗用大量电路面积的延迟锁定回路，即能调整一内存控制器与一储存电路之间的信号的相位。该实施例包含一多相位时脉产生器、一除频电路、一时脉输出路径、一第一输出电路、一第二输出电路以及一第三输出电路。该多相位时脉产生器用来产生多个时脉，该多个时脉包含一储存电路参考时脉、一第一时脉、一第二时脉以及一第三时脉，其中该第二时脉的相位不同于该第三时脉的相位。该除频电路用来依据该第一时脉产生一物理层时脉。该时脉输出路径耦接该多相位时脉产生器，用来输出该储存电路参考时脉给该储存电路。该第一输出电路用来依据该内存控制器的一第一输入信号、该第一时脉与该物理层时脉输出一第一输出信号给该储存电路。该第二输出电路用来依据该内存控制器的一第二输入信号、该第二时脉与该物理层时脉输出一第二输出信号给该储存电路。该第三输出电路用来依据该内存控制器之一第三输入信号、该第三时脉与该物理层时脉输出一第三输出信号给该储存电路。

本发明的DDR SDRAM物理层接口电路的另一实施例除能调整一内存控制器与一储存电路之间的信号的相位，也能执行节电操作。该实施例包含一多相位时脉产生器、一时脉输出路径、一除频电路、多个时脉闸控电路、以及多个先进先出缓冲器。该多相位时脉产生器用来产生一储存电路参考时脉与多个控制时脉，其中该多个控制时脉包含一第一时脉与一第二时脉。该时脉输出路径用来输出该储存电路参考时脉给该储存电路。该除频电路用来依据该第一时脉产生一物理层时脉。该多个时脉闸控电路分别用来依据该内存控制器的闸控而操作，从而输出或暂停输出该物理层时脉、输出或暂停输出该第一时脉、以及输出或暂停输出该第二时脉。该多个先进先出缓冲器用来于该多个时脉闸控电路输出该物理层时脉、该第一时脉与该第二时脉时，依据该内存控制器的输出控制、该物理层时脉与该多个控制时脉而操作，从而输出一第一输出信号、一第二输出信号以及一第三输出信号给该储存电路。

本发明的DDR SDRAM控制装置的一实施例能够执行节能操作。该实施例包含一内存控制器与一DDR SDRAM物理层电路。该内存控制器用来控制数据传送与数据接收，以及输出一控制信号与一节电信号。该DDR SDRAM物理层电路耦接于该内存控制器与一储存电路之间，用来输出该控制信号给该储存电路以及依据该节电信号执行一节电操作，其中该储存电路用来依据该控制信号储存或输出数据。

有关本发明的特征、操作与功效，现配合图式作优选实施例详细说明如下。

附图说明