[发明专利]测试结构、半导体装置和用于在其中获取制造信息的方法

说明书

本公开提供在一晶圆上的一种测试结构。该测试结构包括多个隔离区域、一主动区域、多个栅极、一第一金属元件以及一第二金属元件。该主动区域位在各隔离区域之间。各栅极则分别位在隔离区域与主动区域其中之一上。第一金属元件电性地耦接到其中一栅极，而第二金属元件电性地耦接到主动区域。本公开还涉及一种半导体装置以及用于在该半导体装置中获取制造信息的方法。

技术领域

本公开主张2018/11/20申请的美国临时申请案第62/769,855号及2019/03/25申请的美国正式申请案第16/363,831号的优先权及益处，该美国临时申请案及该美国正式申请案的内容以全文引用的方式并入本文中。

本公开涉及一种测试结构、一种半导体装置以及一种用于在该半导体装置中获取制造信息的方法。特别涉及一种测试键、具有一测试键的一半导体装置，以及一种在晶圆允收测试(wafer acceptance test，WAT)期间用以获取与一特殊制造流程点相关联的不同物理特性与效能的方法。

背景技术

半导体装置是已使用在不同的电子应用，且通过依序在一基底上沉积绝缘或介电层、导电层以及金属德半导体层所制造，并使用微影(lithography)技术图案化不同的材料层，以在其上形成电路零件以及元件。

晶圆级测试(wafer-level testing)在半导体制造中扮演一基本的角色，并用来确定制程的成功以及提升制程的良率。在测试期间，在经历后制程操作(post-processingoperations)之前，不良的晶粒(dies)是被识别出来并被抛弃，借此以降低不良晶粒的制造成本。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开的一实施例提供一种在一晶圆上的测试结构。该测试结构包括多个隔离区域、一主动区域、多个栅极、一第一金属元件以及一第二金属元件。该主动区域是位在所述隔离区域之间。所述栅极是分别位在所述隔离区域其中之一及该主动区域上。该第一金属元件是电性地耦接到所述栅极其中之一。该第二金属元件是电性地耦接到该主动区域。

在本公开的一些实施例中，还包括多个栅极间隙子，所述栅极间隙子是位在所述栅极的侧壁上。

在本公开的一些实施例中，还包括一掺杂区域，该掺杂区域位在该主动区域内。

在本公开的一些实施例中，该第一金属元件是位在所述栅极的延伸部位上。

在本公开的一些实施例中，该测试结构还包括多个栅极介电质，所述栅极介电质是分别位在各该栅极与该晶圆之间。

在本公开的另一实施例中提供一种半导体装置。该半导体装置包括一晶圆以及一测试结构。该晶圆具有多个元件区域以及至少一切割线，该至少一切割线是分割所述元件区域。该测试结构位在该切割线中，该测试结构包括多个隔离区域、多个栅极以及多个栅极介电质。所述隔离区域位在该晶圆内，以界定出呈蜿蜒形状架构的一主动区域。所述栅极位在该主动区域邻近所述隔离区域处的边界处。所述栅极介电质，位在所述栅极与该晶圆之间。

在本公开的一些实施例中，该测试结构还包括多个栅极间隙子，所述栅极间隙子是位在所述栅极的侧壁上。

在本公开的一些实施例中，该半导体装置还包括一掺杂区域，该掺杂区域是位在该主动区域中。

在本公开的一些实施例中，该半导体装置还包括至少一半导体元件，该至少一半导体元件是位在所述元件区域的其中之一中，其中该测试结构具有与该半导体元件的一结构相关的至少一物理特性。

在本公开的一些实施例中，该测试结构还包括多个第一金属元件以及多个第二金属元件。所述第一金属元件是电性地耦接到所述栅极；以及所述第二金属元件，是电性地耦接到该主动区域。