[发明专利]一种输出时钟共模电压可调的电感电容压控振荡器

说明书

本发明公开了一种输出时钟共模电压可调的电感电容压控振荡器，包括：PowerPad、带隙电路、LDO电路、偏置电路和LCVCO电路；PowerPad的输入端连接外部电源，输出端连接带隙电路的输入端、LDO电路的输入端和振荡器电流管的源极；带隙电路的输出端连接LDO电路的输入端；LDO电路的输出端连接偏置电路的输入端；偏置电路的输入端连接第一差分信号和第二差分信号，输出端连接振荡器电流管的栅极；LCVCO电路连接振荡器电流管的漏极。本发明可以保证在电源和功耗不明显增加的前提下，有效降低电感电容压控振荡器的相位噪声，同时调整振荡器输出时钟共模电压，保证锁相环功耗和面积满足设计要求。

技术领域

本发明涉及集成电路设计技术领域，具体涉及一种输出时钟共模电压可调的电感电容压控振荡器。

背景技术

锁相回路(phase locked loops，PLLs)广泛应用于电子设计中，在射频通信系统中，锁相环(PLL)是一个极其关键的模块，被广泛用来为收发机提供稳定的频率。射频锁相环电路通常是由鉴频鉴相器、电荷泵、环路滤波器、压控振荡器以及分频器组成。由于相位噪声性能比较好，电感-电容压控振荡器(LCVCO)被广泛用于射频锁相环(PLL)电路中，其相位噪声和起振速度是一个锁相环的重要性能，尤其在高速数据传输等低抖动时钟应用中，VCO是噪声的主要贡献部分，其噪声性能直接影响锁相环时钟的抖动。如何保证面积小、低功耗的情况下降低相位噪声就成了电路设计的关键。

传统的LCVCO电路如图1所示，但由于电源和地上存在的噪声会直接耦合到电路中，导致VCO相位噪声性能变差，而VCO相位噪声在锁相环环路中占主要贡献，所以如何降低LCVCO相位噪声成为电路设计的关键。一种降低相位噪声的方式是用LDO对LCVCO进行供电，如图2所示，通过LDO对电源上的噪声进行隔离，但由于LCVCO正常工作时需要从电源上抽取大电流，使用LDO对其进行供电会增大额外的功耗。还有一种用滤波方式来降低相位噪声的电路，如图3所示，从电路中分析得知，电流源会对振荡器引入相当大的相位噪声，而对一个压控振荡器的电流源而言：1)至于在二次谐波附近的热噪声会引起相位噪声；2)在电流源端只需在二次谐波的频率有高阻抗；因此，在电流源加上一个窄频带的电路可降低振荡器的相位噪声，如图2所示，C1可将二次谐波噪声短路到地，且为了增加阻抗，在电流源和M1、M2之间加入电感L3，电感与电容振荡在二次谐波处。虽然这种结构可以有效的降低振荡器的相位噪声，但同时引入了电感模块，需要增加相当大的面积。

随着锁相环输出时钟频率越来越高，摆幅会逐渐降低，以及温度和角度的变化，在保证输出频率稳定的前提下，后续电路如何正确识别输出时钟的高低电平也是一个设计的关键，传统电路中通常会在振荡器输出端加入额外的整形电路来保证输出时钟的正常工作，这样不但会增加额外的面积，还会增加额外的功耗。

发明内容

针对现有技术中存在的缺陷，本发明的目的在于提供一种输出时钟共模电压可调的电感电容压控振荡器，可以保证在电源和功耗不明显增加的前提下，有效降低电感电容压控振荡器的相位噪声，同时调整振荡器输出时钟共模电压，保证锁相环功耗和面积满足设计要求。

为实现上述目的，本发明采用的技术方案如下：

一种输出时钟共模电压可调的电感电容压控振荡器，所述电感电容压控振荡器包括：PowerPad、带隙电路、LDO电路、偏置电路和LCVCO电路；

所述PowerPad的输入端连接外部电源，输出端连接所述带隙电路的输入端、所述LDO电路的输入端和振荡器电流管的源极；

所述带隙电路的输出端连接所述LDO电路的输入端；

所述LDO电路的输出端连接所述偏置电路的输入端；

所述偏置电路的输入端连接第一差分信号和第二差分信号，输出端连接所述振荡器电流管的栅极；

所述LCVCO电路连接所述振荡器电流管的漏极。