[发明专利]三维存储器结构及其制备方法

说明书

本发明提供一种三维存储器结构及其制备方法，制备方法包括：提供半导体衬底；于半导体衬底上形成叠层结构，于叠层结构中形成沟道孔及栅极隔槽，于半导体衬底内形成源极区域；于栅极隔槽的内壁上形成外层及内芯。本发明将所述栅极隔槽填充为至少包括外层和内芯的结构，可以通过内芯的填充实现器件整体应力、电阻、漏电等情况的改善，在栅极隔槽中制备栅极隔槽腔，缓解器件结构的应力，可以减小器件电阻；将三维存储器的栅极隔槽制备成包括至少两个子栅极隔槽上下连通设置的结构，单个子栅极隔槽的制备易于控制，可以减小其关键尺寸，增加沟道孔与栅极隔槽之间的距离，可以增加后续栅极层的长度，减小栅极层的电阻，提高器件速度，优化器件性能。

技术领域

本发明属于半导体设计及制造领域，特别是涉及一种三维存储器结构及其制备方法。

背景技术

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，三维存储器结构应运而生，三维存储器结构可以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。

在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3D NAND存储器，现有的3D NAND闪存的制备工艺主要包括：首先形成由牺牲层及栅间介质层交替叠置的叠层结构，然后再将所述牺牲层去除并填充形成栅极层以得到3D NAND闪存，随着工艺的发展，为了实现更高的存储密度，3D NAND闪存中堆叠的层数也需随之显著增加，如由32层发展到64层，再到96层甚至128层等，然而，随着3D NAND闪存中堆叠的层数的增加，栅极隔槽的填充导致器件结构的应力、电阻等难以有效改善，漏电流增加，同时，其制程难度随之增大，如刻蚀难度越来越大，为了减小对层叠结构中刻蚀孔的挑战，一直在努力压缩着每一层牺牲层的高度，使整个叠层结构的高度减薄，但这会使得栅极字线层(WL)的电阻(RS)急剧增大，影响器件性能。

因此，如何提供一种三维存储器结构及制备方法，以解决现有技术上述问题实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构及制备方法，用于解决现有技术中栅极隔槽填充导致器件结构应力、电阻及漏电流等难以有效改善，以及压缩牺牲层的高度导致的栅极字线电阻增大等问题。

为实现上述目的及其他相关目的，本发明提供一种三维存储器结构的制备方法，所述制备方法包括如下步骤：

提供半导体衬底；

于所述半导体衬底上形成叠层结构，并于所述叠层结构中形成沟道孔及与所述沟道孔之间具有间距的栅极隔槽，所述沟道孔及所述栅极隔槽均沿垂直于所述半导体衬底的方向贯穿所述叠层结构；

于所述栅极隔槽底部对应的所述半导体衬底内形成源极区域；以及

于所述栅极隔槽内形成内芯和包围所述内芯的外层，以形成阵列共源极结构，其中，所述内芯与所述外层的材料不同，所述外层与所述源极区域电连接。

可选地，所述叠层结构包括交替堆叠的牺牲层及绝缘介质层，所述制备方法包括步骤：

基于所述栅极隔槽去除所述牺牲层，以形成牺牲间隙；以及

于所述牺牲间隙内形成栅极层。

可选地，所述栅极隔槽包括N个上下连通设置的子栅极隔槽，N为大于等于2的整数。

可选地，所述沟道孔包括N个上下连通设置的子沟道孔，各所述子沟道孔与各所述子栅极隔槽一一对应，至少第1子沟道孔至第N-1子沟道孔对应与第1子栅极隔槽至第N-1子栅极隔槽基于同一工艺制备。