[发明专利]漏电反馈动态D触发器、数据运算单元、芯片、算力板及计算设备

权利要求书

1.一种漏电反馈动态D触发器，其特征在于，包括：

一输入端，用于输入一数据；

一输出端，用于输出所述数据；

一时钟信号端，用于提供时钟信号；

一第一数据传输单元，在所述时钟信号控制下传输所述数据；

一第一数据锁存单元，用于锁存所述第一数据传输单元传输的数据；

一第二数据传输单元，在所述时钟信号控制下传输所述第一数据锁存单元锁存的数据；

一第二数据锁存单元，用于锁存所述第二数据传输单元传输的数据；

所述第一数据传输单元、所述第一数据锁存单元、所述第二数据传输单元、所述第二数据锁存单元依次串接在所述输入端和所述输出端之间，所述第一数据传输单元、所述第一数据锁存单元之间具有一节点；

其中，还包括一漏电反馈单元，所述漏电反馈单元电性连接在所述节点以及所述输出端之间。

2.如权利要求1所述的漏电反馈动态D触发器，其特征在于：所述漏电反馈单元具有一第一端、一第二端以及一控制端，所述第一端电性连接至所述输出端，所述第二端电性连接至所述节点。

3.如权利要求2所述的漏电反馈动态D触发器，其特征在于：所述漏电反馈单元包括一PMOS晶体管及一NMOS晶体管，所述PMOS晶体管及所述NMOS晶体管串联连接在所述输出端与所述节点之间。

4.如权利要求3所述的漏电反馈动态D触发器，其特征在于：所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的所述源极端电性连接至所述输出端，所述漏极端电性连接至所述NMOS晶体管的所述漏极端，所述NMOS晶体管的所述源极端电性连接至所述节点。

5.如权利要求4所述的漏电反馈动态D触发器，其特征在于：所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至一电源。

6.如权利要求4所述的漏电反馈动态D触发器，其特征在于：所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至所述节点。

7.如权利要求3所述的漏电反馈动态D触发器，其特征在于：所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管的所述源极端电性连接至所述输出端，所述漏极端电性连接至所述PMOS晶体管的所述漏极端，所述PMOS晶体管的所述源极端电性连接至所述节点。

8.如权利要求7所述的漏电反馈动态D触发器，其特征在于：所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至一地。

9.如权利要求7所述的漏电反馈动态D触发器，其特征在于：所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至所述节点。

10.如权利要求2所述的漏电反馈动态D触发器，其特征在于：所述漏电反馈单元包括一PMOS晶体管，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的所述源极端电性连接至所述输出端，所述漏极端电性连接至所述节点，所述栅极端电性连接至一电源。

11.如权利要求2所述的漏电反馈动态D触发器，其特征在于：所述漏电反馈单元包括一NMOS晶体管，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管的所述漏极端电性连接至所述输出端，所述源极端电性连接至所述节点，所述栅极端电性连接至一地。

12.如权利要求1所述的漏电反馈动态D触发器，其特征在于：所述时钟信号包括一第一时钟信号及一第二时钟信号，所述第一时钟信号与所述第二时钟信号反相。

13.如权利要求1所述的漏电反馈动态D触发器，其特征在于：所述第一数据传输单元和/或所述第二数据传输单元为传输门。