[发明专利]采用时序推测型SRAM阵列的Cache行映射与替换方法

说明书

本发明提出采用时序推测型SRAM阵列的Cache行映射与替换方法，属于处理器体系结构技术研究领域。本发明提出的Cache中的数据阵列采用时序推测型SARM阵列，提出的映射替换方法与装置通过采用Cache行重映射，实现了每组Cache单元中“强”行所占比例大幅提升、访存请求命中“强”行概率大幅提升，通过优化Cache行替换策略将频繁访问的Cache行替换到“强”行，从而降低读访问延迟，提高Cache的性能。相较于传统的多管SRAM单元，ECC纠错机制等方案，本发明所提出的方案具有更好的性能、能耗和面积指标。

技术领域

本发明涉及处理器体系结构技术研究领域，具体涉及采用时序推测型SRAM阵列的Cache行映射与替换方法。

背景技术

随着现代处理器集成晶体管数量的不断增加，处理器性能的进一步提高越来越受限于能耗与散热之间的矛盾。另一方面，如何在满足性能需求的前提下，对于采用电池供电的移动终端类应用和对能耗更加敏感的物联网应用，将能耗降至最低已经成为设计者首先要面对的挑战。为了进一步降低系统的能耗，工业界和学术界将电路的工作电压扩展为宽电压，宽电压的范围包括从近阈值电压附近到正常工作电压。

然而，当工作电压降至近阈值电压附近时，工艺波动对于晶体管延时分布的影响将会增大，主要表现为延时分布的非高斯特性。对于静态随机存储器(StaticRandom-AccessMemory，SRAM)阵列，由于工艺波动造成的N管和P管的阈值波动，降低了正反馈器件的状态保持能力。这种基于正反馈的不匹配器件将造成SRAM阵列的访问时序错误，而造成此类错误的主要原因是，存储单元(Bit Cell)位线放电时间分布的拖尾现象使得部分存储单元需要更长的放电时间才能使位线压差达到灵敏放大器的失调电压，通常为了保证良率(Yield)，整个SRAM阵列的访问时间都要迁就这些长延时的“弱”存储单元，以避免“弱”存储单元发生读访问故障(Read Access Failure)。因此，相比逻辑电路，同样工艺条件下的SRAM阵列在低电压下受工艺波动的影响会更加严重，访问延时恶化也更为严重，这使得以SRAM存储阵列为主要组成部分的高速缓存(Cache)成为处理器性能提升的主要瓶颈。其原因在于，SRAM阵列的读访问延迟决定了Cache的平均读访问延迟，而Cache平均读访问延迟在很大程度上决定了处理器的性能，该性能通常用指令的执行周期数(Cycles PerInstruction，CPI)，来衡量。因此，如何克服这种低电压下的SRAM阵列的访问延时恶化已成为宽电压Cache优化设计的关键问题。

时序推测(Timing Speculation)技术是通过在安全读出时间之前推测读出SRAM阵列中的内容，从而大幅度降低存储阵列的读出延时。由于推测读出无法保证每次读出都正确，因此时序推测技术的关键点是如何发现推测读出中的错误并及时纠正错误。

双重感知共享位线电压调节技术(Double Sensing-Shared Bitline VoltageRegulation，DS-SBVR)是一种新型的时序推测技术。该技术，在敏感放大器第一次推测读出数据之后，通过在BL位线和BLB位线之间并联接入一组可配置的电容阵列从而调节位线间压差，并立即开启敏感放大器进行第二次推测采样。通过比较两次推测采样结果，快速地判断第一次推测读出数据是否正确，实现了快速检错，降低了纠错机制的设计难度。然而，该技术虽然采用了更加紧凑的6管SRAM阵列结构，但是用于调节位线间压差的电容阵列需要占用较大的芯片面积，而且构成电容阵列的晶体管本身也会受到工艺偏差的影响。

交叉感知技术(Cross-Sensing，CS)是另一种新型的时序推测技术。该技术，通过在位线与敏感放大器之间串联接入一个交叉开关，在第一次推测读出数据并锁存后，交换交叉开关的输入极性进行敏感放大器的第二次推测采样。通过比较两次推测采样结果，快速地判断第一次推测读出数据是否正确。相较于DS-SBVR技术，采用CS技术无需面积巨大的电容阵列，具有更好的成本优势。