[发明专利]存储器装置、存储器控制器及其数据存取方法

说明书

本发明提供一种存储器装置、存储器控制器及其数据存取方法。存储器控制器包括数据缓冲器、数据交错器、错误检查纠正装置以及存储器接口控制器。数据缓冲器接收具有多个比特的输入数据，并暂存输入数据。数据交错器针对输入数据的比特的排列顺序进行顺序交错动作以产生交错后输入数据。错误检查纠正装置依据输入数据以执行错误检查纠正编码以产生检查码。存储器接口控制器接收交错后输入数据以及检查码，并将交错后输入数据以及检查码写入存储器中。

技术领域

本发明涉及一种存储器装置、存储器控制器及其数据存取方法，尤其涉及一种可增进错误修正能力的存储器装置、存储器控制器及其数据存取方法。

背景技术

在现今的电子装置中，非易失性存储器(例如快闪存储器)成为一种重要的数据存储媒介。对于快闪存储器存储的数据的正确性，也是电子装置工作效能的一个重要指标。

在现有的技术领域中，常利用机率值(Likelihood)为基础，来进行错误检查纠正码(Error Correction Code,ECC)的产生动作。这种方式对于发生连续多个比特错误的数据的修正能力较差，即便数据中仅有少量的连续错误，便可能在数据读取时，导致解码失败，而无法获得正确的数据。

发明内容

本发明提供一种存储器装置、存储器控制器及其数据存取方法。

本发明的存储器控制器包括数据缓冲器、数据交错器、错误检查纠正装置以及存储器接口控制器。数据缓冲器接收具有多个比特的输入数据，并暂存输入数据。数据交错器耦接数据缓冲器，针对输入数据的比特的排列顺序进行顺序交错动作以交错排序后输入数据。错误检查纠正装置耦接数据缓冲器，依据输入数据以执行错误检查纠正编码以产生检查码。存储器接口控制器耦接数据交错器以及错误检查纠正装置，接收交错后输入数据以及检查码，并将交错后输入数据以及该检查码写入存储器中。

在本发明的一实施例中，上述的顺序交错动作为可程序化操作。

在本发明的一实施例中，上述的存储器接口控制器更用以由存储器接收读出数据。读出数据包括一般数据以及输出检查码。数据交错器针对一般数据的多个比特进行反向顺序交错动作并产生输出数据。

在本发明的一实施例中，上述的输出数据以及输出检查码被传送至数据缓冲器以及错误检查纠正装置。错误检查纠正装置依据输出检查码以针对输出数据进行检测及纠正动作。

本发明的存储器装置包括存储器以及根据权利要求1所述的存储器控制器。存储器控制器耦接至存储器。

本发明的存储器的存取方法包括：接收具有多个比特的输入数据；针对输入数据的比特的排列顺序进行顺序交错动作以产生交错后输入数据；依据输入数据以执行错误检查纠正编码以产生检查码；以及将交错后输入数据以及检查码写入存储器中。

基于上述，本发明针对输入数据的比特的排列顺序进行交错，并将交错后输入数据写入存储器。如此一来，在当存储在存储器中的交错后输入数据发生连续比特的错误时，在交错后输入数据被读出后，基于反顺序交错动作，可使产生连续比特错误的现象机率降低。并可通过错误检查纠正动作，以提高输出数据的正确性。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是本发明一实施例的存储器控制器的示意图；

图2是本发明一实施例的存储器装置的示意图；

图3是本发明实施例的存储器控制器的数据写入动作流程图；

图4A以及图4B是本发明实施例的存储器控制器的数据读出动作示意图；

图5是本发明实施例的顺序交错动作以及反向顺序交错动作的动作示意图；

图6是本发明一实施例的存储器的存取方法的流程图。