[发明专利]基于PowerPC和FPGA的异构平台及其加速方法

权利要求书

1.基于PowerPC和FPGA的异构加速方法，其特征在于，包括以下步骤：

1）调用耗时分析函数库，获取算法计算时间，将计算时间超过阈值的算法即加速算法通过HLS将C代码转换成FPGA IP核；

2）利用HLS工具，将加速算法转生成FPGA AXI IP核；

3）将运行在PowerPC平台上的程序转化为可执行程序，运行FPGA_IP.tcl脚本，生成FPGA可执行的.bit文件和动态配置算法IP. bit文件；

4）PowerPC平台开辟写内存作为数据交互缓存内存，PowerPC平台写IP.bit文件数据到写内存中，由FPGA平台通过RapidIO总线将数据包读走；

5）权限归属模块连接AXI读写接口和动态配置模块，将AXI读写接口使用权限给动态配置模块，动态配置模块通过AXI读写接口，接收AXI总线数据及控制信号，接收解析的数据包存入到FIFO中；数据接收后，发送配置完成信号给权限归属模块，配置结束，此时加速算法已经在FPGA平台中运行；

6）权限归属模块断开与动态配置模块的连接，将AXI读写接口和加速逻辑模块相连，将AXI读写接口使用权限给加速逻辑模块；

7）PowerPC平台开辟读写独立的两块内存作为数据交互缓存内存；

8）PowerPC平台发数据给FPGA平台，PowerPC写数据到写内存区中，FPGA RapidIO IP模块周期发起NREAD命令，通过内存管理，数据不冲突时，DMA控制模块通过RQC请求FIFO数据，非空时通过H2C通道将数据发给AXI读写接口，AXI读写接口解析数据发给加速算法模块；加速逻辑模块将需要与PowerPC平台通信的数据发送给AXI读写接口，通过C2H通道，RQC请求存储数据到FPGA平台 RapidIO IP模块的FIFO中， RapidIO IP模块检测FIFO非空，将数据通过NWRITE方式发送给PowerPC的读内存区，PowerPC平台将数据读走，完成数据交互。

2.根据权利要求1所述的基于PowerPC和FPGA的异构加速方法，其特征在于，

所述内存管理，通过两块内存作为数据交互缓存，定义读写防冲突机制，用于保证数据稳定性，包括以下步骤：

对于写操作处理：写操作的数据流是PowerPC平台到FPGA平台，PowerPC平台数据到写内存中，为了避免数据冲突，PowerPC平台正在写数据时，将内存的第一个数据写为0xAAAAAAAA，然后将需要交互的数据依次写入内存中，当数据写完后，将内存第一个数据更改为0xBBBBBBBB；FPGA平台发起读命令，检测内存地址的第一个数据，如果检测到0xBBBBBBBB，通过RapidIO总线，将数据包读走，如果检测到0xAAAAAAAA，处于等待状态；

对于读操作的处理：读操作的数据流是FPGA平台到PowerPC平台， FPGA平台主动发起写命令，将数据通过RapidIO总线发送到读内存，并添加数据包尾0xA5A5A5A5，PowerPC平台检测到数据包尾为0xA5A5A5A5时，将数据读走，同时修改数据包尾所在的内存单元为0x00000000，结束读操作。

3.基于PowerPC和FPGA的异构平台，用于实现如权利要求1-2任意一项所述的方法，其特征在于，包括：

PowerPC平台，用于对算法进行分析，将需要加速的算法的C代码转换成FPGA IP核；将不需要加速的算法代码生成PowerPC可执行应用程序；同时运行FPGA_IP.tcl脚本文件生成FPGA可执行的.bit文件；管理PowerPC平台和FPGA平台之间的数据交互；

FPGA平台，用于实现加速算法的运行平台，通过RapidIO通信，动态更新加速算法；在动态配置阶段，连接AXI读写接口和动态配置模块，将AXI读写接口使用权限给动态配置模块，一旦动态配置完成之后，权限归属模块断开与动态配置模块的连接，将AXI读写接口和加速逻辑模块相连，将AXI读写接口使用权限给加速逻辑模块。