[发明专利]制造半导体器件的方法和半导体器件在审

申请号：	201910868922.7	申请日：	2019-09-16
公开（公告）号：	CN111128734A	公开（公告）日：	2020-05-08
发明（设计）人：	布兰丁·迪里耶;马库斯·约翰内斯·亨里克斯·凡·达尔;马丁·克里斯多夫·霍兰德;荷尔本·朵尔伯斯;乔治·瓦伦提斯;堤姆斯·文森	申请（专利权）人：	台湾积体电路制造股份有限公司
主分类号：	H01L21/336	分类号：	H01L21/336;H01L21/8234;H01L27/088
代理公司：	北京德恒律治知识产权代理有限公司 11409	代理人：	章社杲;李伟
地址：	中国台***	国省代码：	台湾;71
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摘要：
搜索关键词：	制造半导体器件方法
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【说明书】：

在制造半导体器件的方法中，在半导体层的沟道区域上方形成伪栅极结构，在伪栅极结构的相对侧上形成源极/漏极外延层，对源极/漏极外延层实施平坦化操作，图案化平坦化的源极/漏极外延层，去除伪栅极结构以形成栅极间隔，以及在栅极间隔中形成金属栅极结构。本发明的实施例还涉及半导体器件。

技术领域

本发明的实施例涉及制造半导体器件的方法和半导体器件。

背景技术

常规的互补金属氧化物半导体(CMOS)技术通常实现为在单个集成电路(IC)芯片上的大致相同的水平处制造大量半导体器件，诸如，金属氧化物半导体场效应晶体管(MOSFET)和双极结型晶体管(BJT)。在先进的IC芯片中，晶体管设置在多个层上。

发明内容

本发明的实施例提供了一种制造半导体器件的方法，所述方法包括：在半导体层的沟道区域上方形成伪栅极结构；在所述伪栅极结构的相对侧上形成源极/漏极外延层；对所述源极/漏极外延层实施平坦化操作；图案化平坦化的源极/漏极外延层；去除所述伪栅极结构以形成栅极间隔；以及在所述栅极间隔中形成金属栅极结构。

本发明的实施例还提供了一种制造半导体器件的方法，所述方法包括：在设置在衬底上方的介电层上形成半导体层；在所述半导体层的沟道区域上方形成伪栅极结构；在所述伪栅极结构的相对侧上形成源极/漏极外延层；对所述源极/漏极外延层实施平坦化操作；图案化平坦化的源极/漏极外延层；去除所述伪栅极结构以形成栅极间隔；以及在所述栅极间隔中形成金属栅极结构。

本发明的实施例又提供了一种半导体器件，包括：沟道，形成为设置在介电层上的半导体层的一部分；栅极介电层，设置在所述沟道上方；栅电极层，设置在所述栅极介电层上方；栅极侧壁间隔件，设置在所述栅电极层的相对侧面上；以及源极和漏极，所述源极和漏极的每个均包括外延层，其中，所述外延层的最上部分和所述栅电极层的最上部分之间的高度差小于5nm。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据本发明的实施例的半导体FET器件的截面图。

图2示出了根据本发明的另一实施例的半导体FET器件的截面图。

图3示出了根据本发明的另一实施例的半导体FET器件的截面图。

图4A和图4B示出了根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。

图5A和图5B示出了根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。

图6A和图6B示出了根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。

图7A和图7B示出了根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。

图8A和图8B示出了根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。

图9A和图9B示出了根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。

图10A和图10B示出了根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。