[发明专利]一种带扫描结构的无毛刺TSPC型D触发器及处理器

权利要求书

1.一种带扫描结构的无毛刺TSPC型D触发器，其特征在于包括：

使能电路，用于生成第一级反相逻辑所需的使能信号SE及其互补信号SEN；

第一级反相逻辑，用于在使能信号的控制下根据外部输入的扫描信号SI、数据输入D、时钟信号CP得到输出信号ml_a；第一级反相逻辑包括第一下拉网络和受时钟信号CP开关控制的第一上拉网络，第一上拉网络的输出信号通过受时钟信号CP控制的开关与第一下拉网络的输出信号ml_a相连，第一上拉网络包括并联的受使能信号SE控制的数据输入D支路、受互补信号SEN控制的扫描信号SI支路，第一下拉网络包括并联的受互补信号SEN控制的数据输入D支路、受使能信号SE控制的扫描信号SI支路；

第二级反相逻辑，用于根据信号ml_a、时钟信号CP执行第二级反相得到输出信号sl_b；第二级反相逻辑包括受时钟信号CP选通的第二上拉网络和第二下拉网络，第二上拉网络在输出信号ml_a为高电平时保持输出信号sl_b、在输出信号ml_a为低电平时将输出信号sl_b上拉高电平，第二下拉网络在输出信号ml_a为低电平时保持输出信号sl_b、在输出信号ml_a为高电平时将输出信号sl_b下拉低电平；

第三级反相逻辑，用于根据信号sl_b、时钟信号CP执行第三级反相得到信号sl_a；第三级反相逻辑包括受时钟信号CP选通的第三上拉网络和第三下拉网络，第三上拉网络在输出信号sl_b为高电平时保持输出信号sl_a、在输出信号sl_b为低电平时将输出信号sl_a上拉高电平，第三下拉网络在输出信号sl_b为低电平时保持输出信号sl_a、在输出信号sl_b为高电平时将输出信号sl_a下拉低电平；

第四级反相逻辑，用于将信号sl_a执行反相输出到本触发器的输出端Q；

所述使能电路、第一级反相逻辑、第二级反相逻辑、第三级反相、第四级反相逻辑依次相连。

2.根据权利要求1所述的带扫描结构的无毛刺TSPC型D触发器，其特征在于，所述第一级反相逻辑中，受时钟信号CP控制的开关为第二PMOS管MP2，第二PMOS管MP2的栅极Pg2受时钟信号CP驱动；

所述第一上拉网络中：

受使能信号SE控制的数据输入D支路包括串联在电源VDD和第二PMOS管MP2的源极Ps2之间第九PMOS管MP9、第一PMOS管MP1，第九PMOS管MP9的栅极Pg9由使能信号SE驱动，第一PMOS管MP1的栅极Pg1由数据输入D驱动；

受互补信号SEN控制的扫描信号SI支路包括串联在电源VDD和第二PMOS管MP2的源极Ps2之间第七PMOS管MP7、第八PMOS管MP8，第七PMOS管MP7的栅极Pg7由扫描信号SI驱动，第八PMOS管MP8的栅极Pg8由互补信号SEN驱动；

所述第一下拉网络中：

受互补信号SEN控制的数据输入D支路包括串联在地VSS和第二PMOS管MP2的漏极Pd2之间的第九NMOS管MN9、第一NMOS管MN1，第九NMOS管MN9的栅极Ng9由互补信号SEN驱动，第一NMOS管MN1的栅极Ng1由数据输入D驱动；

受使能信号SE控制的扫描信号SI支路包括串联在地VSS和第二PMOS管MP2的漏极Pd2之间的第七NMOS管MN7、第八NMOS管MN8，第七NMOS管MN7的栅极Ng7由扫描信号SI驱动，第八NMOS管MN8的栅极Ng8由使能信号SE驱动。

3.根据权利要求1所述的带扫描结构的无毛刺TSPC型D触发器，其特征在于，所述第二级反相逻辑中，第二上拉网络包括第三PMOS管MP3、第五PMOS管MP5，所述第二下拉网络包括第二NMOS管MN2和第三NMOS管MN3，电源VDD依次通过第五PMOS管MP5、第三PMOS管MP3、第二NMOS管MN2、第三NMOS管MN3接地VSS；第五PMOS管MP5的栅极Pg5、第三NMOS管MN3的栅极Ng3均由输出信号ml_a驱动，第三PMOS管MP3的栅极Pg3、第二NMOS管MN2的栅极Ng2均由时钟CP驱动，第三PMOS管MP3漏极Pd3的作为输出信号sl_b的输出端。