[发明专利]芯片的测试系统和测试方法

说明书

本发明实施例提供一种芯片的测试系统及测试方法，该测试系统包括：相互通信连接的上位机和测试单元，测试单元由FPGA芯片搭建且配置多个并行测试模块，测试模块与待测芯片为一一对应关系；测试单元通过上位机写入测试函数，测试函数为基于自定义指令集编写的函数；其中，上位机向测试单元发送开始指令，测试单元在接收到开始指令后运行测试函数以调用多个测试模块分别测试对应的待测芯片，并将基于待测芯片输出数据得到的测试结果发送到上位机。本发明实施例提供的芯片测试系统及测试方法基于FPGA硬件系统且通过自定义指令集编写的测试函数进行测试，解决了芯片同测数量少及测试成本高的技术问题。

技术领域

本发明涉及半导体技术领域，具体涉及一种芯片的测试系统和测试方法。

背景技术

芯片，又称微电路(microcircuit)、微芯片(microchip)、集成电路(integratedcircuit)，一般是指集成电路的载体，是可以直接使用的独立整体。随着电子产品集成度的提高，电子产品设计中涉及到越来越多的芯片种类，例如有存储器芯片，存储器芯片又包括易失存储器芯片和非易失存储器芯片。

非易失存储器芯片作为一种存储器芯片，在芯片断电时仍然可以保持存储的内容，因而被广泛使用。在非易失存储器芯片出厂时或使用前都要进行测试，包括对功能及可靠性的测试，且非易失存储器芯片的这些测试一般都要求测试样品数量大以及测试功能多。目前，虽然市场上的测试机台通常功能全、性能高，但是这些测试机台的同测数量少且价格昂贵，因而芯片测试面临同测数量少及测试成本高的技术问题。

针对芯片同测数量少及测试成本高的技术问题，现有技术中缺乏有效的解决方案。

发明内容

有鉴于此，本发明实施例提供了一种芯片的测试系统和测试方法，可以一次测试多个芯片，提高芯片的同测数量且降低芯片的测试成本。

根据本发明的第一方面，提供一种芯片的测试系统，包括：

测试单元，所述测试单元由FPGA芯片搭建且配置多个并行测试模块，所述测试模块与待测芯片为一一对应关系；

和所述测试单元通信连接的上位机，所述测试单元通过所述上位机写入测试函数，所述测试函数为基于自定义指令集编写的函数；

其中，所述上位机向所述测试单元发送开始指令，所述测试单元在接收到所述开始指令后运行所述测试函数以调用多个所述测试模块分别测试对应的待测芯片，并将基于待测芯片输出数据得到的测试结果发送到所述上位机。

可选地，所述测试单元还包括：

通信模块，和所述上位机通信连接，以接收所述上位机发送的所述测试函数和所述开始指令；

只读存储模块，和所述通信模块连接，以将所述通信模块接收的所述测试函数进行存储；以及，

内核模块，分别和所述通信模块、所述只读存储模块以及多个所述测试模块连接，以在所述通信模块接收的所述开始指令控制下从所述只读存储模块读取所述测试函数，并根据所述测试函数使多个所述测试模块分别测试对应的待测芯片。

可选地，所述测试单元还包括：

时序控制模块，分别和所述内核模块以及多个所述测试模块连接，以在所述内核模块控制下配置各个所述测试模块与对应待测芯片的接口时序模式；

指令译码模块，分别和所述内核模块以及多个所述测试模块连接，所述内核模块根据所述测试函数生成多个测试指令，所述指令译码模块将所述测试指令译码后发送给多个所述测试模块；

其中，各个所述测试模块在所述时序控制模块所配置的接口时序模式下将译码后的所述测试指令发送到待测芯片以测试待测芯片。

可选地，所述指令译码模块将所述测试指令译码后生成起始指令、测试所需数据、格式指令和结束指令，所述测试模块包括：