[发明专利]时钟信号发生器、时域交错模拟数字转换器及方法

说明书

本发明涉及时钟信号发生器、时域交错模拟数字转换器及方法，揭示一种基于线性反馈移位寄存器(LFSR)的时钟信号发生器，包括LFSR，LFSR基于系统时钟信号(CLK0)输出多位状态。基于多位状态，单相脉冲发生器生成第一及第二时钟信号(CLK1及CLK2)，CLK1的脉冲速率慢于CLK0的脉冲速率并大于CLK2的脉冲速率。在一些实施例中，第一多相脉冲发生器可基于CLK1及CLK0的N个相位生成CLK1的N个相位，且第二多相脉冲发生器可基于CLK2及CLK0的N个相位生成CLK2的N个相位。且可选地，额外寄存器可使用CLK2的N个相位以进一步生成N组CLK2的M个相位。还揭示包含基于LFSR的时钟信号发生器的多级电路(例如，时域交错模拟数字转换器(ADC))以及相关方法。

技术领域

本发明涉及时钟信号发生器，尤其涉及适于较快地生成不同的多相位时钟信号的时钟信号发生器，采用该不同的多相位时钟信号的多级电路(例如，时域交错模拟数字转换器(analog-to-digital converter；ADC))，以及相关方法。

背景技术

超高速模拟数字转换器(ADC)设计通常使用时域交错作为增加吞吐量的方式。如图1中所示，示例时域交错ADC可包括具有第一电路级110及第二电路级120的主ADC 100。第一电路级110可包括与输入节点101连接的初始放大器105。初始放大器105可自输入节点101接收模拟输入信号并可缓冲该信号。第一电路级110还包括多个(N个，例如4个)第一电路分支。各第一电路分支可包括第一采样及保持放大器115₀-115_N-1，其通过相应的第一采样及保持开关111₀-111_N-1与初始放大器105连接，从而与输入节点101连接。第二电路级120可包括多个多路复用器(multiplexer)150₀-150_N-1以及多组多个(M个，例如4个)第二电路分支，它们分别连接于该第一电路分支与该多路复用器150₀-150_N-1之间。在给定组中的各第二电路分支可连接于多路复用器150₀-150_N-1的其中相应一个与该第一电路分支的其中相应一个之间，尤其可包括与多路复用器150₀-150_N-1的该相应一个连接的子ADC140₀-140_M-1以及可将该子ADC选择性连接至该第一电路分支的该相应一个的该第一采样及保持放大器的第二采样及保持开关122₀-122_M-1。第二电路级120还可包括数字信号处理器155，其分别自多路复用器150₀-150_N-1接收中间数字输出信号并在输出节点102输出最终数字输出信号。

时域交错需要时钟信号发生器(未显示)，其可生成不同的、同步的、多相时钟信号以分别控制不同电路级110、120的时序，包括用于控制该第一电路级组件(包括第一采样及保持开关111₀-111_N-1以及采样及保持放大器115₀-115_N-1)的时序的第一时钟信号的多个相位，以及用于控制该第二电路级组件(包括第二采样及保持开关122₀-122_M-1以及子ADC140₀-140_M-1)的时序的第二时钟信号的多个相位，该第二时钟信号与该第一时钟信号相比具有较低的脉冲速率以及较长的脉冲宽度。不过，可靠地生成这些不同的、同步的、多相时钟信号(尤其针对具有总量大的子ADC(例如，16个或更多)的时域交错ADC)可能是具有挑战性的。而且，经配置以生成此类时钟信号的当前可用的时钟信号发生器需要复杂的时钟分配网络、消耗大量的芯片面积及功率，且容易出现需要外部干预来解决的时序毛刺(timingglitch)。

发明内容