[发明专利]可调电容的屏蔽栅MOSFET器件

权利要求书

1.一种可调电容的屏蔽栅MOSFET器件，其特征在于：包括第一导电类型重掺杂半导体衬底(2)；位于第一导电类型重掺杂半导体衬底(2)背面的金属化漏极电极(1)；位于第一导电类型重掺杂半导体衬底(2)正面的第一导电类型轻掺杂半导体外延层(3)；第一导电类型轻掺杂半导体外延层(3)顶部两侧分别具有第二导电类型半导体基区(4)；第二导电类型半导体基区(4)中分别具有第一导电类型重掺杂半导体源区(6)和第二导电类型重掺杂半导体体区(5)；第一导电类型重掺杂半导体源区(6)和第二导电类型重掺杂半导体体区(5)均与金属化源极电极(11)相接触；沟槽(13)从上至下依次穿过第一导电类型重掺杂半导体源区(6)和第二导电类型半导体基区(4)，延伸至第一导电类型轻掺杂半导体外延层(3)中；所述沟槽(13)的上部侧壁覆盖了栅氧化层(7)；所述栅氧化层(7)，分别与第二导电类型半导体基区(4)和第一导电类型重掺杂半导体源区(6)的侧面直接接触；所述栅氧化层(7)内部具有多晶硅栅电极(8)，所述多晶硅栅电极(8)与金属化源极电极(11)之间由介质隔离层(9)隔离；所述沟槽(13)的下部侧壁和底部覆盖了绝缘介质隔离层(12)，所述绝缘介质隔离层(12)内部具有多晶硅屏蔽栅(10)；所述多晶硅栅电极(8)与多晶硅屏蔽栅(10)之间由介质层(14)相隔离；所述多晶硅屏蔽栅(10)和屏蔽栅电压控制模块相连，所述屏蔽栅电压控制模块根据不同的应用环境需求，产生输出电压，使得多晶硅屏蔽栅(10)的电位发生变化，从而调整器件的栅漏电容和栅源电容及两者之间的比例，进而控制器件的开关损耗和dv/dt能力；

所述屏蔽栅电压控制模块的输出电压Vref是双极晶体管B3基极发射极电压V_BE3和电阻R3电压V_R3之和；

所述屏蔽栅电压控制模块包括第一类型MOS管P1，第一类型MOS管P2，第一类型MOS管P3，第一类型MOS管P4，第一类型MOS管P5，第一类型MOS管P6，第二类型MOS管N1，第二类型MOS管N2，第二类型MOS管N3，第二类型MOS管N4，第二类型MOS管N5，第二类型MOS管N6，第一类型三极管B1，第一类型三极管B2，第一类型三极管B3，第一电阻R1，第二电阻R2，第三电阻R3；其中，P1的栅极分别与P2的栅极、P3的栅极和P4的栅极相连，P1的源极与电压源相连，P1的漏极与N3漏极相连；P2的栅极分别与P1的栅极、P3的栅极和P4的栅极相连，P2的源极与电压源相连，P2的漏极分别与B1的集电极、N1的栅极和N4的漏极相连；P3的栅极分别与P1的栅极、P2的栅极和P4的栅极相连，P3的源极与电压源相连，P3的漏极分别与N2的栅极、N5的漏极和R2的相连；P4的栅极分别与P1的栅极、P2的栅极、P3的栅极和N6的漏极相连，P4的源极与电压源相连，P4的漏极与和R3相连；P5的栅极分别与P6的栅极和N2的漏极相连，P5的源极与电压源相连，P5的漏极分别与P1的栅极、P2的栅极、P3的栅极、P4的栅极和N1的漏极相连；P6的栅极分别与P5的栅极、P6的漏极和N2的漏极相连，P6的源极与电压源相连，P6的漏极分别与P5的栅极、P6的栅极和N2的漏极相连；N1的栅极分别与P2的漏极、B1的集电极和N4的漏极相连，N1的源极分别与R1和N2的源极相连，N1的漏极分别与P1的栅极、P2的栅极、P3的栅极、P4的栅极和P5的漏极相连；N2的栅极分别与P3的漏极、N5的漏极和R2相连，N2的源极分别与R1和N1的源极相连，N2的漏极分别与P5的栅极、P6的栅极和P6的漏极相连；N3的栅极分别与N4的栅极、N5的栅极、N6的栅极和N3的漏极相连，N3的源极与地相连，N3的漏极分别与N3的栅极、N4的栅极、N5的栅极、N6的栅极和P1的漏极相连；N4的栅极分别与N3的栅极、N3的漏极、N5的栅极和N6的栅极相连，N4的源极与地相连，N4的漏极分别与N1的栅极、P2的漏极和B1的集电极相连；N5的栅极分别与N3的栅极、N3的漏极、N4的栅极和N6的栅极相连，N5的源极与地相连，N5的漏极分别与N2的栅极、P3的漏极和R2相连；N6的栅极与N3的栅极、N3的漏极、N4的栅极和N5的栅极相连，N6的源极与地相连，N6的漏极分别与P1的栅极、P2的栅极、P3的栅极和P4的栅极相连；B1的基极分别与B1的集电极、P2的漏极、N1的栅极和N4的漏极相连，B1的集电极分别于B1的基极、P2的漏极、N1的栅极和N4的漏极相连，B2的发射极与地相连；B2的基极分别与B2的集电极和R2相连，B2的集电极分别与B2的基极和R2相连，B2的发射极与地相连；B3的基极分别与B3的集电极和R3相连，B3的集电极分别与B3的基极和R3相连；R1的一端分别与N1的源极和N2的源极相连，R1的另一端与地相连；R2的一端分别与P3的漏极、N2的栅极和N5的漏极相连，R2的另一端分别与B2的基极和B2的集电极相连；R3的一端与P4的漏极相连，R3的另一端分别与R3的基极和R3的集电极相连；

或者所述屏蔽栅电压控制模块包括第一类型MOS管P1，第一类型MOS管P2，第一类型MOS管P3，第一类型MOS管P4，第一类型MOS管P5，第一类型MOS管P6，第一类型MOS管P7，第一类型MOS管P8，第一类型MOS管P9，第一类型MOS管P10，第二类型MOS管N1，第二类型MOS管N2，第二类型MOS管N3，第二类型MOS管N4，第二类型MOS管N5，第二类型MOS管N6，第二类型三极管B1，第二类型三极管B2，第二类型三极管B3，第二类型三极管B4，第二类型三极管B5，第二类型三极管B6，第一电阻R1，第二电阻R2；P1的栅极分别与P1的源极、P3的栅极和N1的漏极相连，P1的源极分别与P1的栅极、P3的栅极和N1的漏极，P1的漏极与电压源相连；P2的栅极分别与P3的漏极和P4的栅极相连，P2的源极与电压源相连，P2的漏极分别与P3的源极和P5的栅极相连；P3的栅极分别与P1的栅极、P1的源极和N1的漏极相连，P3的源极分别与P2的漏极和P5的栅极相连，P3的漏极分别与P2的栅极、P4的栅极和N2的漏极相连；P4的栅极分别与P2的栅极、P3的漏极和N2的漏极相连，P4的源极分别与P9的栅极和电压源相连，P4的漏极分别与P5的源极和P7的栅极相连；P5的栅极分别与P2的漏极和P3的源极相连，P5的源极分别与P4的漏极和P7的栅极相连，P5的漏极分别与P6的栅极和N3的漏极相连；P6的栅极分别与P5的漏极和N3的漏极相连，P6的源极与电压源相连，P6的漏极分别与P7的源极和P10的栅极相连；P7的栅极分别与P4的漏极和P5的源极相连，P7的源极分别与P6的漏极和10的栅极相连，P7的漏极与N4的漏极相连；P8的栅极与地相连，P8的源极与电压源相连，P8的漏极分别与N5的漏极、N5的栅极和N6的漏极相连；P9的栅极分别与P4的源极和电压源相连，P9的源极与电压源相连，P9的漏极与P10的源极相连；P10的栅极分别与P6的漏极和P7的源极相连，P10的源极与P9的漏极相连，P10的漏极与R2相连；N1的栅极分别与N2的源极和B2的发射极相连，N1的源极与B1的发射极相连，N1的漏极分别与P1的栅极、P3的栅极和P1的源极相连；N2的栅极分别与N3的源极和R1相连，N2的源极分别与N1的栅极和B2的发射极相连，N2的漏极分别与P2的栅极、P4的栅极和P3的漏极相连；N3的栅极分别与N4的栅极和N5的源极相连，N3的源极分别与N2的栅极和R1相连，N3的漏极分别与P5的漏极和P6的栅极相连；N4的栅极分别与N3的栅极和N5的源极相连，N4的源极分别与N6的栅极和B4的发射极相连，N4的漏极与P7的漏极相连；N5的栅极分别与P8的漏极、N5的漏极和N6的漏极相连，N5的源极分别与N3的栅极和N4的栅极相连，N5的漏极分别与P8的漏极、N5的栅极和N6的漏极相连；N6的栅极分别与N4的源极和B4的发射极相连，N6的源极与B5的发射极相连，N6的漏极分别与P8的漏极、N5的栅极和N5的漏极相连；B1的发射极与N1的源极相连，B1的基极与地相连，B1的集电极与地相连；B2的发射极分别与N1的栅极和N2的源极相连，B2的基极与地相连，B2的集电极与地相连；B3的发射极与R1相连，B3的基极与地相连，B3的集电极与地相连；B4的发射极分别与N4的源极和N6的栅极相连，B4的基极与地相连，B4的集电极与地相连；B5的发射极与N6的源极相连，B5的基极与地相连，B5的集电极与地相连；B6的发射极与R2相连，B6的基极与地相连，B6的集电极与地相连；R1的一端分别与N2的栅极和N3的源极相连，R1的另一端与B3的发射极相连；R2的一端与P10的漏极相连，R2的另一端与B6的发射极相连。