[发明专利]分离栅VDMOS器件的终端结构

说明书

本发明提供一种分离栅VDMOS器件的终端结构，包括有源区结构和终端区结构，本发明通过将分离栅深槽与第一道终端深槽相连，二者共用接触孔进行引出，减少了设计器件版图结构时所要考虑的参数，简化器件的版图结构设计，同时将三维耗尽转化为二维耗尽，并对分离栅深槽和第一道终端深槽连接处的结构进行特殊设计，进一步缓解曲率效应，优化电荷平衡，提高终端结构的耐压。

技术领域

本发明属于功率半导体领域，具体涉及一种分离栅VDMOS器件的终端结构。

背景技术

功率半导体器件由于具有输入阻抗高、损耗低、开关速度快、无二次击穿、安全工作区宽等特性，已被广泛应用于消费电子、计算机及外设、网络通信，电子专用设备与仪器仪表、汽车电子、LED显示屏以及电子照明等多个方面。相对于常规VDMOS器件，具有分离栅结构的VDMOS器件因为分离栅的引入具有更优的性能。分离栅VDMOS器件引入的分离栅电极与源极短接，可视作体内场板，通过MOS耗尽的方式对漂移区电场进行调制，使得相同耐压下漂移区浓度可以更高，比导通电阻更低。另一方面，由于分离栅的存在，屏蔽了栅极与漏极间的电容，因此分离栅器件具有更低的栅电荷。目前，在常规分离栅VDMOS器件的版图结构中，分离栅深槽与终端第一道深槽没有连通，需要单独设计二者的引出，以及二者间距等参数，使得设计难度增加。此外，该区域的三维耗尽效应变得显著，电荷平衡变得复杂。上述两点原因不仅使得该区域可能发生提前击穿影响器件耐压，更对器件的版图设计提出了新的挑战。

发明内容

本发明针对背景技术存在的缺陷，为了简化分离栅VDMOS的终端设计以及优化终端区的电荷平衡，提出了一种新型分离栅VDMOS器件的终端结构。

为实现上述发明目的，本发明技术方案如下：

一种分离栅VDMOS器件的终端结构，包括有源区结构和终端区结构：

所述有源区结构包括：第一导电类型衬底152，第一导电类型漂移区111，第一导电类型源极接触区151，第二导电类型阱区122，第二导电类型源端接触区121，源极金属接触130，第一介质氧化层141、第二介质氧化层142、第三介质氧化层143，控制栅多晶硅电极131、分离栅多晶硅电极132；第一导电类型漂移区111位于第一导电类型衬底152上方，第二导电类型阱区122位于第一导电类型漂移区111上方，第一导电类型源极接触区151位于第二导电类型阱区122上方，源极金属接触30将第二导电类型源端接触区区121和第一导电类型源极接触区151短接；由第一介质氧化层141、第二介质氧化层142、第三介质氧化层143和控制栅多晶硅电极131、分离栅多晶硅电极132组成的槽型结构位于第一导电类型衬底152和第一导电类型漂移区111的两侧，其中第一介质氧化层141、第二介质氧化层142包围着控制栅多晶硅电极131，第二介质氧化层142、第三介质氧化层143包围着分离栅多晶硅电极132，第三介质氧化层143位于控制栅多晶硅电极131和分离栅多晶硅电极132的中间，第三介质氧化层143和分离栅多晶硅电极132构成有源区末端的分离栅深槽；

所述终端区结构包括第四介质氧化层144、第五介质氧化层145、第一终端多晶硅电极133、第二终端多晶硅电极134；其中第四介质氧化层144和第一终端多晶硅电极133构成第一道终端深槽，第五介质氧化层145和第二终端多晶硅电极134构成第二道终端深槽；

分离栅深槽和第一道终端深槽连通，其中分离栅多晶硅电极132和第一终端多晶硅电极133连通，第三介质氧化层143和第四介质氧化层144连通，二者共用接触孔与外部电路相连。

作为优选方式，分离栅深槽和第一道终端深槽的连接处为直角。

作为优选方式，分离栅深槽和第一道终端深槽的连接处为圆弧。

作为优选方式，分离栅深槽和第一道终端深槽连接处的圆弧直径，等于分离栅深槽的间距。

作为优选方式，分离栅深槽和第一道终端深槽连接处的圆弧直径，大于分离栅深槽的间距。