[发明专利]一种栅约束硅控整流器ESD器件及其实现方法

说明书

本发明公开了一种栅约束硅控整流器ESD器件及其实现方法，通过将现有栅约束硅控整流器ESD器件的肖特基结去掉，于高浓度N型掺杂(24)与第二浮栅(50)之间插入低浓度P型轻掺杂(22)，并于所述低浓度P型轻掺杂(22)上表面形成金属硅化物，与所述高浓度N型掺杂(24)一并连接至所述栅约束硅控整流器ESD器件的阴极，本发明可在提升维持电压的同时，简化制造工艺，降低因引入肖特基结的界面缺陷，并降低其接触电阻。

技术领域

本发明涉及半导体集成电路技术领域，特别是涉及一种新型的栅约束硅控整流器ESD(Electro-Static Discharge，静电释放)器件及其实现方法。

背景技术

在集成电路防静电保护设计领域，防静电保护保护设计窗口一般取决于工作电压和内部受保护电路的栅氧化层厚度，以一般先进CMOS工艺集成电路的工作电压为1V左右，栅氧化层厚度约为14A(埃，0.1nm)为例，该先进CMOS工艺集成电路的防静电保护设计窗口通常为1.2V～2.8V之间，而先进CMOS工艺中的典型GGNMOS(Grounded-Gate NMOS)静电保护器件的回滞效应的触发电压(Vt1)往往大于2.8V，所以业界首先提出了一种如图1所示的栅约束硅控整流器试图解决这个问题。

如图1所示，该现有栅约束硅控整流器ESD器件包括多个浅沟道隔离层(STI，Shallow Trench Isolation)10、高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26、N阱(N-Well)60、P阱(P-Well)70、P型衬底(P-Sub)80、第一浮栅40、第二栅极50以及多个连接掺杂区与电极的金属硅化物(Silicide)30。

整个ESD器件置于P型衬底(P-Sub)80上，在P型衬底(P-Sub)80左边生成一个N阱(N-Well)60，在P型衬底(P-Sub)80右边生成一个P阱(P-Well)70，高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)20置于N阱(N-Well)60上部，高浓度P型掺杂(P+)20、N阱(N-Well)60以及P阱(P-Well)70构成等效PNP三极管结构，高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26置于P阱(P-Well)70上部，N阱(N-Well)60、P阱(P-Well)70与高浓度N型掺杂(N+)24构成等效NPN三极管结构；

在高浓度N型掺杂(N+)28左侧放置浅沟道隔离层(STI，Shallow TrenchIsolation)10，高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)20间用N阱(N-Well)60隔离(即其间的间隔为60的一部分)，在该部分N阱上方放置第一浮栅40，高浓度P型掺杂(P+)20的右侧为N阱(N-Well)60的一部分，该部分N阱(N-Well)60的宽度为A，高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26间用浅沟道隔离层(STI，Shallow Trench Isolation)10隔离，高浓度P型掺杂(P+)26右侧放置浅沟道隔离层(STI，Shallow Trench Isolation)10，高浓度N型掺杂(N+)24的左侧为P阱(P-Well)70的一部分，该部分P阱(P-Well)70的宽度为B；

在高浓度N型掺杂(N+)28的上方、高浓度P型掺杂(P+)20的上方、高浓度N型掺杂(N+)24的上方、高浓度P型掺杂(P+)26的上方生成4个金属硅化物30，在高浓度N型掺杂(N+)24左侧的宽度为B的P阱上方和高浓度P型掺杂(P+)20右侧的宽度为A的N阱的上方放置第二栅极50，即第二栅极50在N阱和P阱分界处上方且不覆盖高浓度P型掺杂(P+)20和高浓度N型掺杂(N+)24；