[发明专利]一种低功耗超高速高精度模数转换器

说明书

本发明公开了一种低功耗超高速高精度模数转换器，包括输入电路、低速ADC、1/16分频器及输出电路，所述输入电路与所述低速ADC相连接，所述低速ADC与所述输出电路相连接，所述1/16分频器分别与所述输入电路和所述低速ADC相连接；所述输入电路，采用1.6GHz的频率对输入信号进行采样；所述低速ADC以100MHz的频率从所述输入电路中进行信号的获取;为一种在IC芯片内构建的10位分辨率吉赫兹采样频率的低功耗ADC电路架构。

技术领域

本发明涉及模数转换技术领域，具体的说，是一种低功耗超高速高精度模数转换器。

背景技术

随着输入模拟信号带宽需求的不断增大，以及射频信号直接采样需求的增加，超高速模数转换器（ADC）芯片有着巨大的市场需求。

现有的超高速ADC架构主要有闪烁式（Flash）、折叠插值、流水线（Pipeline）和时间交织等架构。

闪烁式（Flash）ADC也称为并行式ADC，是业界最简单的可以实现最高转换速率的一种ADC架构，但随着分辨率的提升，其中需要的比较器个数呈指数增长，导致芯片面积和功耗的显著上升。另外，数量众多的比较器间的失调失配将严重制约ADC的性能。

折叠插值ADC是闪烁式ADC的演变，其目的是为了减少比较器的数量。为了实现高速高精度性能，该架构要求折叠因子高，导致折叠器输出信号的频率高，由此对比较器的精度和速度提出很高的要求，设计难度大，功耗也随之上升。

流水线式ADC通过将多级高速低精度的子ADC级联，每级子ADC按流水线的方式依次对前级的残差信号进行量化转换，以实现高速高精度性能。随着ADC采样频率的提高，其中的运算放大器建立时间需相应缩短，即带宽指标增高，使得功耗上升。尤其是工作于吉赫兹采样率的ADC，流水线架构中的运算放大器将消耗巨大的功率。

时间交织式ADC是近年来较为热门的一种实现超高速ADC的架构，它利用多个低速ADC分时交替采样工作，实现对信号的高速量化转换。其中的低速ADC可以有多种架构选择，不同的搭配将产生不同的效果。然而，无论何种搭配，时间交织式ADC本身对低速ADC间的失配较为敏感，具体体现为低速ADC间的采样时刻失配、失调失配和增益失配等。这些失配严重制约着时间交织式ADC的性能。

综上所述，针对市场上对低功耗超高速高精度ADC的需求，目前没有一个标准架构设计，根据不同的指标需求，ADC架构都需要针对性的设计。

发明内容

本发明的目的在于提供一种低功耗超高速高精度模数转换器，为一种在IC芯片内构建的10位分辨率吉赫兹采样频率的低功耗ADC电路架构。

本发明通过下述技术方案实现：一种低功耗超高速高精度模数转换器，包括输入电路、低速ADC、1/16分频器及输出电路，所述输入电路与低速ADC相连接，低速ADC与所述输出电路相连接，1/16分频器分别与输入电路和低速ADC相连接；所述输入电路，以1.6GHz的频率对输入信号进行采样；所述低速ADC以100MHz的频率从输入电路中进行信号的获取。

进一步的为更好地实现本发明，特别采用下述设置方式：所述低速ADC包括16个分时交替采样工作的SAR_ADC，SAR_ADC皆与输入电路并联，1/16分频器控制连接SAR_ADC，SAR_ADC与输出电路相连接。

进一步的为更好地实现本发明，特别采用下述设置方式：在任一个SAR_ADC的参考电压接入点处皆设置有局部电容。

进一步的为更好地实现本发明，特别采用下述设置方式：16个SAR_ADC采用同一个参考电压。

进一步的为更好地实现本发明，特别采用下述设置方式：所述输入电路包括相互连接的终端电阻和输入信号处理电路，且输入信号处理电路与低速ADC相连接。