[发明专利]具有非对称的源极和漏极接触结构的环绕栅极集成电路结构

说明书

描述了具有非对称的源极和漏极接触结构的环绕栅极集成电路结构，以及制造具有非对称的源极和漏极接触结构的环绕栅极集成电路结构的方法。例如，一种集成电路结构包括在鳍上方的纳米线的垂直布置。栅极堆叠在纳米线的所述垂直布置之上。第一外延源极或漏极结构在纳米线的垂直布置的第一端处。第二外延源极或漏极结构在纳米线的垂直布置的第二端处。第一导电接触结构被耦合到第一外延源极或漏极结构。第二导电接触结构被耦合到第二外延源极或漏极结构。第二导电接触结构沿着鳍比第一导电接触结构更深。

技术领域

本公开内容的实施例在以下领域中：集成电路结构和处理、以及特别地具有非对称源极和漏极接触结构的环绕栅极（gate-all-around）集成电路结构，以及制造具有非对称源极和漏极接触结构的环绕栅极集成电路结构的方法。

背景技术

在过去几十年里，集成电路中的特征的缩放已经是在日益增长的半导体工业后面的驱动力。缩放到越来越小的特征使得能够实现在半导体芯片的有限基板面（realestate）上的功能单元的增大的密度。例如，使晶体管尺寸收缩允许在芯片上并入增大数目的存储器或逻辑器件，从而导致制造具有增大的容量的产品。然而，对于日益更多的容量的驱动不是没有问题的。对于优化每个器件的性能的必要性变得越来越显著。

在集成电路器件的制造中，随着器件尺寸继续缩减，诸如三栅极晶体管之类的多栅极晶体管已经变得更加普遍。在常规过程中，三栅极晶体管一般被制造在大块硅衬底或绝缘体上硅型衬底上。在一些实例中，大块硅衬底由于其较低成本以及因为它们使能实现不太复杂的三栅极制造过程而是优选的。在另一方面中，在微电子器件尺寸缩放到10纳米（nm）节点以下时维持移动性改善和短沟道控制提供器件制造方面的挑战。用于制造器件的纳米线提供经改善的短沟道控制。

然而，对多栅极和纳米线晶体管进行缩放不是没有后果的。随着微电子电路的这些基本构建块的尺寸缩减并且随着在给定区中所制造的基本构建块的绝对数量增大，对用于使这些构建块图案化的光刻过程的约束已经变得有压倒性。特别地，可能存在在半导体堆叠中被图案化的特征的最小尺寸（临界尺寸）与在这样的特征之间的间隔之间的权衡。

按照摩尔定律，集成电路（IC）中的器件密度已经增大了数十年。然而，由于随着每个技术世代收缩的器件结构的横向尺寸，变得越来越难以进一步缩减结构尺寸。三维（3D）缩放现在相当令人感兴趣，因为z高度（器件厚度）方面的缩减提供增大总体器件密度以及IC性能的另一渠道。例如，3D缩放可以采用芯片堆叠或经封装的IC堆叠的形式。已知的3D集成技术是昂贵的，并且可能仅仅提供在z高度和器件密度方面的逐步改善。例如，芯片的厚度中的大部分可能是非活性的衬底材料。这样的芯片的堆叠可采用穿通衬底通孔（TSV）技术作为使芯片堆叠垂直地互连的手段。TSV典型地延伸通过衬底材料的20-50μm或更多，并且因此一般被限制到微米尺度上的通孔直径。因而，TSV密度被限制到远低于大多数器件（例如晶体管、存储器）单元的密度。而且，采用TSV技术的芯片堆叠的最终z高度可以比经堆叠的器件所采用的实际器件层厚数百微米。

3D缩放还可以采用垂直定向的器件的形式，例如其中晶体管沟道长度与衬底表面大体上正交，而不是针对更常见的横向定向的晶体管那样与该表面平行。许多垂直定向的器件架构所面临的一个问题是如何在器件的相对端上制造端子，这对于横向定向的器件而言更容易进行。

附图说明

图1A图示了具有对称源极和漏极接触结构的集成电路结构的横截面视图。

图1B图示了根据本公开内容的实施例的具有非对称的源极和漏极接触结构的环绕栅极集成电路结构的横截面视图。

图2A-2J图示了根据本公开内容的实施例的制造具有非对称的源极和漏极接触结构的环绕栅极集成电路结构的方法中的各种操作的横截面视图。

图3图示了根据本公开内容的实施例的如沿着栅极线所取的非平面集成电路结构的横截面视图。