[发明专利]集成电路及其制造方法

说明书

一种集成电路包括绝缘体上半导体衬底，所述绝缘体上半导体衬底包括基底衬底、绝缘体层及半导体器件层。半导体器件层中的源极区与漏极区通过在半导体器件层中的沟道区间隔开。栅极电极设置在沟道区之上且具有在半导体器件层的顶表面下方延伸的底表面。侧壁间隔件结构沿着栅极电极的外侧壁延伸，且具有搁置在半导体器件层的顶表面上的底表面。栅极介电质将沟道区与栅极电极的底表面分隔开且接触侧壁间隔件结构的底表面。位于栅极电极的底表面之下的沟道区对应于半导体器件层，且具有小于40埃的厚度。

技术领域

本发明实施例是有关于一种集成电路及其制造方法。

背景技术

半导体制造工业在过去的几十年中经历了指数增长。在半导体演进的过程中，半导体器件的最小特征大小随时间而减小，从而有助于增加连续几代集成电路(integratedcircuit，IC)上的每单位面积的半导体器件的数目。这种器件的“收缩”允许工程师将更多器件及更多对应的功能包装到较新的世代的集成电路上，且因此成为现代数字时代的一种基础驱动器。近年来有助于改善集成电路的功能的另一个进步是用金属栅极替换传统的多晶硅栅极。

发明内容

根据一些实施例，提供一种集成电路，所述的集成电路包括：绝缘体上半导体衬底，包括基底衬底、位于所述基底衬底之上的绝缘体层以及位于所述绝缘体层之上的半导体器件层；源极区及漏极区，设置在所述半导体器件层中，所述源极区及所述漏极区具有第一导电类型；以及沟道区，设置在所述半导体器件层中且将所述源极区与所述漏极区分隔开，所述沟道区具有与所述第一导电类型相反的第二导电类型，所述沟道区包括中央区、将所述源极区与所述中央区分隔开的第一外围区以及将所述漏极区与所述中央区分隔开的第二外围区，所述中央区具有相对于所述第一外围区及所述第二外围区的上表面凹陷的上表面，以使所述半导体器件层在所述沟道区的所述中央区中具有第一厚度且在所述沟道区的所述第一外围区及所述第二外围区中具有第二厚度，所述第一厚度小于所述第二厚度。

根据一些实施例，提供一种集成电路，所述的集成电路包括：绝缘体上半导体衬底，包括基底衬底、位于所述基底衬底之上的绝缘体层以及位于所述绝缘体层之上的半导体器件层；源极区及漏极区，设置在所述半导体器件层中且通过在所述半导体器件层中的沟道区彼此间隔开；栅极电极，设置在所述沟道区之上，所述栅极电极具有在所述半导体器件层的顶表面下方延伸的底表面；侧壁间隔件结构，沿着所述栅极电极的多个外侧壁设置，所述侧壁间隔件结构具有搁置在所述半导体器件层的所述顶表面上的底表面；以及栅极介电质，设置在所述沟道区之上且将所述沟道区与所述栅极电极的所述底表面分隔开，所述栅极介电质接触所述侧壁间隔件结构的所述底表面且延伸到所述半导体器件层的所述顶表面下方的一定深度处；其中位于所述栅极电极的所述底表面之下的所述沟道区对应于所述半导体器件层，且具有小于40埃的厚度。

根据一些实施例，提供一种制作半导体构造的方法，所述的方法包括：接收绝缘体上半导体衬底，所述绝缘体上半导体衬底包括基底衬底、位于所述基底衬底之上的绝缘体层以及位于所述绝缘体层之上的半导体器件层；在所述半导体器件层之上形成牺牲栅极堆叠；形成侧壁间隔件结构围绕所述牺牲栅极堆叠的多个外侧壁；在所述侧壁间隔件结构的多个外边缘上在所述半导体器件层中形成多个沟槽；在所述多个沟槽中外延形成源极区及漏极区；移除所述牺牲栅极堆叠以在所述侧壁间隔件结构的多个内侧壁之间形成栅极凹部；使所述栅极凹部延伸到所述半导体器件层中，其中在延伸的所述栅极凹部之下剩余的所述半导体器件层对应于将所述源极区与所述漏极区分隔开的沟道区；在所述沟道区之上形成替换栅极介电质；以及在所述替换栅极介电质之上形成替换金属栅极电极，所述替换金属栅极电极具有在所述半导体器件层的顶表面下方延伸的底表面。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。注意到，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。