[发明专利]基于RiscV扩展指令的神经网络协处理器及其协处理方法

说明书

本发明提供一种基于RiscV扩展指令的神经网络协处理器及其协处理方法，包括扩展指令运算单元，所述扩展指令运算单元连接至一RiscV CPU；所述扩展指令运算单元在接收到所述RiscV CPU的扩展指令请求时，对每个扩展指令按照从属关系分级到多个指令运算等级中,每一运算等级的每个扩展指令需要用到的运算单元，各运算单元之间的连接关系，以及各运算单元的并行度进行配置，并根据配置信息完成指令运算后输出给所述RiscV CPU。本发明通过让协处理器具有可编程、可配置的能力，对实现新功能，适配任意新算法提供支持。

技术领域

本发明涉及一种协处理器及该协处理器的协处理方法。

背景技术

协处理器(coprocessor)是一种芯片，用于减轻系统微处理器的特定处理任务。例如，数学协处理器可以控制数字处理；图形协处理器可以处理视频绘制。例如，intelpentium微处理器就包括内置的数学协处理器。

协处理器可以附属于ARM处理器。一个协处理器通过扩展指令集或提供配置寄存器来扩展内核处理功能。一个或多个协处理器可以通过协处理器接口与ARM内核相连。ARM微处理器可支持多达16个协处理器，用于各种协处理操作，在程序执行的过程中，每个协处理器只执行针对自身的协处理指令，忽略ARM处理器和其他协处理器的指令。ARM的协处理器指令主要用于ARM处理器初始化ARM协处理器的数据处理操作，以及在ARM处理器的寄存器和协处理器的寄存器之间传送数据，和在ARM协处理器的寄存器和存储器之间传送数据。

但传统的协处理器出厂后就属于固定电路，后期不可编程、不可配置，只能进行特定算法的运算和加速，然而随着高速计算技术的快速发展,各种新型算法层出不穷,显然传统的协处理器由于只能进行特定算法的运算和加速,已经不能适应日新月异的高速计算技术发展。

因此本发明提出了一种可编程、可配置协处理器，基于RiscV CPU扩展指令来实现可编程、可配置的功能，以解决了传统技术中固定电路的缺点。

RiscV，即RISC-V(英文发音为risk-five)是一个全新的指令集架构，该架构最初由美国加州大学伯克利分校的EECS部门的计算机科学部门的Krste Asanovic教授、Andrew Waterman和Yunsup Lee等开发人员于2010年发明。其中RISC表示精简指令集，而其中V表示伯克利分校从RISC I开始设计的第五代指令集。

发明内容

本发明要解决的技术问题，在于提供一种基于RiscV扩展指令的神经网络协处理器及其协处理方法，通过可编程、可配置的方式让协处理器实现新功能，以能适配任意新算法。

本发明的协处理器是这样实现的：一种基于RiscV扩展指令的神经网络协处理器，包括扩展指令运算单元，所述扩展指令运算单元连接至一RiscV CPU；所述扩展指令运算单元在接收到所述RiscV CPU的扩展指令请求时，对每个扩展指令按照从属关系分级到多个指令运算等级中,每一运算等级的每个扩展指令需要用到的运算单元，各运算单元之间的连接关系，以及各运算单元的并行度进行配置，并根据配置信息完成指令运算后输出给所述RiscV CPU。

进一步的，所述扩展指令运算单元包括指令译码分配单元，指令等级映射存储单元，结果输出选择单元，由多个基本运算电路组成的运算基本单元阵列，多个等级的互联控制单元和多个等级的互联配置单元；

所述指令等级映射存储单元分别连接所述指令译码分配单元和所述结果输出选择单元；

每个所述基本运算电路的输入和输出均分别通过每一等级的所述互联控制单元连接到任意其他所述基本运算电路的输出和输入；

每一等级的所述互联控制单元均连接所述指令译码分配单元、所述结果输出选择单元和一对应等级的所述互联配置单元。

进一步的，所述运算基本单元阵列包括：

加法器组，由复数个加法器构成；