[发明专利]采样延时控制装置及变流器谐振抑制控制系统

说明书

本发明涉及一种采样延时控制装置及变流器谐振抑制控制系统，属于变流器并网控制技术领域。采样延时控制装置包括：FPGA和CPU；FPGA内置时钟产生触发信号和数据更新信号，触发信号与数据更新信号周期相同，周期长度根据延时长度预定，且数据更新信号超前于触发信号；数据更新信号产生时，将采样数据存储到RAM中；触发信号用于发送给CPU；CPU接收到触发信号后，读取RAM中的采样数据。该装置在数据更新信号产生后，存储相应的采样数据，也即RAM中只存储更新信号产生后的采样数据，保证RAM中存储的采样数据的准确性，接着CPU接收触发信号后读取RAM中的采样数据，该采样数据即为对应延时下所需的采样数据，保证CPU读取采样数据的准确性。

技术领域

本发明涉及一种采样延时控制装置及变流器谐振抑制控制系统，属于变流器并网控制技术领域。

背景技术

变流器一般采用PWM调制技术，开关器件的通断将会产生高次谐波，高次谐波注入电网将会导致电网质量的急剧下降。为了提高并网电流质量，避免高次谐波注入电网影响电网中敏感设备的正常运行，通常会在变流器中加入LC或LCL滤波环节，由于滤波器固有谐振频率的存在，会导致变流器在谐振频率处无法稳定运行，特别是为了提高系统的整体容量，将多个变流器并联运行的情况，在并联的情况下，由于电网阻抗的存在，各个变流器将相互耦合在一起，从而互相影响，可能会加重系统谐振。

针对谐振问题，常用的谐振抑制方案包括无源阻尼方案和有源阻尼方案，无源阻尼方案是通过在系统中添加实际的阻尼电阻来抑制谐振，有源阻尼方案是采用适当的闭环控制策略来抑制谐振使系统稳定，有源阻尼策略的常用的反馈量有电容电流和电容电压，而电容电流会增加系统成本，对采用LC滤波的变流器基于电容电压的有源阻尼方案不会增加成本，但应用时需根据实际情况来调整电容电压的参与控制的延时时间，从而达到负反馈控制的效果，实现对谐振的抑制作用。为满足基于电容电压反馈的谐振抑制功能实现，有必要对电容电压采样延时进行控制，以达到谐振抑制效果。

现有技术中，对采样数据延时时间的控制一般都是对所有的采样数据进行存储，读取延时时刻所对应的采样数据，然而数据在进行存储时，需要将所读取的数据写入存储器中，写入数据占用了一定的时间，导致写入的数据的时刻与读取的时刻有一定的偏差，而且将所有的采样数据进行存储，那么需要依次写入所有的采样数据，导致时间偏差越来越大，进而导致延时时刻所读取的采样数据并不是真正的延时时刻的采样数据，使得采样延时控制偏差过大，准确度低，最终导致谐波抑制控制效果差。

发明内容

本发明的目的在于提供一种采样延时控制装置，用以解决现有延时控制装置控制偏差过大，准确度低的问题；同时还提供一种变流器谐振抑制控制系统，用以解决现有谐波抑制控制效果差的问题。

为实现上述目的，本发明提出一种采样延时控制装置，包括：

FPGA和CPU；

FPGA内置时钟产生触发信号和数据更新信号，触发信号与数据更新信号周期相同，周期长度根据延时长度预定，且数据更新信号超前于触发信号；数据更新信号产生时，将采样数据存储到RAM中；触发信号用于发送给CPU；

CPU接收到触发信号后，读取RAM中的采样数据。

有益效果是：该装置在数据更新信号产生后，存储相应的采样数据，也即RAM中只存储更新信号产生后的采样数据，保证RAM中存储的采样数据的准确性，接着CPU接收触发信号后读取RAM中的采样数据，该采样数据即为对应延时下所需的采样数据，保证CPU读取采样数据的准确性，并且周期长度可以根据延时长度进行调节，使得延时控制更加灵活。

进一步的，为了提高采样数据的准确性和稳定性，避免RAM中读写数据的冲突，CPU接收到触发信号后，首先置读取标志位，使RAM仅接受读操作，读取RAM中的采样数据，然后置写入标志位，使RAM仅接受写操作。

进一步的，CPU为DSP。