[发明专利]一种神经网络加速器的浮点乘法运算电路和方法

说明书

本发明提供一种神经网络加速器的浮点乘法运算电路和方法，电路包括乘法运算单元，首通道判断直通单元，累加结果缓存单元，指数比较单元，指数对齐单元，加法运算单元，全通道运算结束判断单元以及通道乘法个数配置信息单元；所述乘法运算单元，首通道判断直通单元，指数比较单元，指数对齐单元，加法运算单元，以及全通道运算结束判断单元依次连接；所述累加结果缓存单元分别连接首通道判断直通单元，指数比较单元和全通道运算结束判断单元；且通道乘法个数配置信息单元分别连接首通道判断直通单元和全通道运算结束判断单元。本发明将浮点乘加运算运用于神经网络电路中，可以实现高效的大规模并行运算,同时还可以有效的降低运算过程的中的电路功耗。

技术领域

本发明涉及一种人工智能的神经网络技术，特别涉及一种神经网络加速器的浮点乘法运算电路和方法。

背景技术

IEEE二进制浮点数算术标准(IEEE754)是20世纪80年代以来最广泛使用的浮点数运算标准，为许多CPU与浮点运算器所采用。这个标准定义了表示浮点数的格式(包括负零-0)与反常值(denormalnumber))，一些特殊数值(无穷(Inf)与非数值(NaN))，以及这些数值的“浮点数运算符”；它也指明了四种数值舍入规则和五种例外状况(包括例外发生的时机与处理方式)。

一个浮点数(Value)可以这样表示：

yalue＝sign×exponent×fraction

也就是浮点数的实际值，等于符号位(signbit)乘以指数偏移值(exponent bias)再乘以分数值(fraction)。最高位为符号位,接着是指数位,最后是精度位。

随着人工智能神经网络技术的快速发展，以及消费者对神经网络计算速度的快速提升，因此对神经网络加速电路提出了极大的挑战，而乘加运算作为神经网络运算过程中最重要的计算之一，由于其计算量巨大因此所产生的功耗也是神经网络电路中的最大比例。同时由于运算难度和功耗考虑,目前技术中通常采用的运算精度为整形8bit或者16bit,很少使用浮点运算。因此本发明提出了一种神经网络加速器的浮点乘法运算电路和方法，将浮点乘加运算运用于神经网络电路中，可以实现高效的神经网络浮点乘加运算,同时可以有效的降低运算过程的中的电路功耗。

发明内容

本发明要解决的技术问题，在于提供一种神经网络加速器的浮点乘法运算电路和方法，将浮点乘加运算运用于神经网络电路中，可以实现高效的大规模并行运算,同时还可以有效的降低运算过程的中的电路功耗。

一方面，本发明电路是这样实现的：一种神经网络加速器的浮点乘法运算电路，包括乘法运算单元，首通道判断直通单元，累加结果缓存单元，指数比较单元，指数对齐单元，加法运算单元，全通道运算结束判断单元以及通道乘法个数配置信息单元；

所述乘法运算单元，所述首通道判断直通单元，所述指数比较单元，所述指数对齐单元，所述加法运算单元，以及所述全通道运算结束判断单元依次连接；

所述累加结果缓存单元分别连接所述首通道判断直通单元，所述指数比较单元和所述全通道运算结束判断单元；且

所述通道乘法个数配置信息单元分别连接所述首通道判断直通单元和所述全通道运算结束判断单元。

进一步的，本发明电路还包括时钟关闭控制单元，或逻辑电路单元，通路选择单元以及两个NaN判断单元；

任一所述NaN判断单元均连接所述时钟关闭控制单元和所述或逻辑电路单元；

所述时钟关闭控制单元连接所述乘法运算单元；

所述或逻辑电路单元和一低电平连接所述通路选择单元，且所述通路选择单元连接于所述乘法运算单元和所述首通道判断直通单元之间。