[发明专利]一种数据串并转换装置、延时器及数据处理方法

说明书

本申请提供一种数据串并转换装置，包括多个串并数据处理模块、多个FIFO时钟缓冲模块，每个串并数据处理模块连接一个FIFO时钟缓冲模块，数据串并转换装置还包括多个数据输入通道，每个串并数据处理模块处理其中一个数据输入通道内的数据；本申请的数据串并转换装置，每个数据输入通道均对应设有串并数据处理模块、FIFO时钟缓冲模块，当多个数据输入通道内的数据同时输入数据串并转换装置中时，每个数据输入通道均对应一个串并数据处理模块、一个FIFO时钟缓冲模块，即单个串并数据处理模块处理的数据量仅为一个数据输入通道内的数据量，因而避免出现因串并数据处理模块内输入的数据量过大而使数据无法通过的现象。

技术领域

本发明涉及数据的串并转换处理领域，更为具体而言，涉及一种数据串并转换装置、延时器及数据处理方法。

背景技术

现在的视音频延时器的设计是针对4通道的3G-SDI信号的输入进行的设计，而随着技术的进步，超高清时代已经来临，当视音频延时器中输入的视音频信号为4通道的12G-SDI视音频信号时，由于每个通道都是4K 2160p的12G带宽的大通道数据，在4个通道的12G-SDI信号同时输入到数据串并转换装置时，由于进入数据串并转换装置的数据量过大，视音频延时器中的数据串并转换装置无法同时处理4×12G-SDI的信号，使得4通道的12G-SDI信号无法通过或者无法正常通过数据串并转换装置，并且由于每个通道传输的信号数据量过大，各通道内传输的信号数据的频率、时钟、抖动会更加的不稳定，影响信号传输质量。

发明内容

基于上述问题，本发明提供了一种数据串并转换装置，本发明中的数据串并转换装置包括：

多个串并数据处理模块、多个FIFO时钟缓冲模块，每个串并数据处理模块连接一个FIFO时钟缓冲模块；数据串并转换装置还包括多个数据输入通道，每个串并数据处理模块处理其中一个数据输入通道内的数据；串并数据处理模块配置为将串行数据转换为并行数据，并将并行数据发送给FIFO时钟缓冲模块；FIFO时钟缓冲模块配置为对从串并数据处理模块接收的并行数据进行缓冲处理并将并行数据发送给下级处理模块。

本发明提供的数据串并转换装置，设有多个串并数据处理模块、多个FIFO时钟缓冲模块以及多个数据输入通道，每个串并数据处理模块连接一个FIFO时钟缓冲模块，每个串并数据处理模块以及与其连接的FIFO时钟缓冲模块处理其中一个数据输入通道内的数据，当多个数据输入通道内的数据同时输入到数据串并转换装置中时，每个数据输入通道内的数据均对应一个串并数据处理模块以及一个FIFO时钟缓冲模块，即单个串并数据处理模块处理的数据量仅为一个数据输入通道内的数据量，也就是说并非所有数据输入通道内的数据均由一个串并数据处理模块进行处理，因而避免出现因为串并数据处理模块内输入的数据量过大而使得数据无法通过或无法正常通过的现象。在本发明提供的一种数据串并转换装置中，每个串并数据处理模块还对应连接一个FIFO时钟缓冲模块，用于对输入的有效数据以及附加信息数据进行临时存储，并对附加信息数据进行分离、注册、重整，以此来解决当每个数据输入通道的数据量过大时产生的数据频率、时钟、抖动不稳定的问题。

进一步的，FIFO时钟缓冲模块包括多个数据缓冲空间，多个数据缓冲空间配置为按照预先定义的指令同时进行独立的数据处理。

在FIFO时钟缓冲模块中设置多个数据缓冲空间，多个数据缓冲空间，多个数据缓冲空间同时进行独立的数据处理，极大的增加了数据传输速率，提高数据串并转换装置的工作效率。

进一步的，数据缓冲空间包括数据状态注册寄存器、本地时钟发生器，数据状态注册寄存器与本地时钟发生器之间进行双向通信连接，数据状态注册寄存器配置为根据指令读取、写入有效数据、附加信息数据，并对附加信息数据进行分离、注册；本地时钟发生器配置为将在本地时钟发生器中生成的本地时钟信息发送给数据状态注册寄存器，本地时钟发生器还配置为接收数据状态注册寄存器输出的有效数据以及附加信息数据，对有效数据、附加信息数据进行重整，并将重整后的有效数据以及附加信息数据发送给下级处理模块。