[发明专利]半导体器件

说明书

一种半导体器件包括：第一晶体管，包括衬底上的第一栅堆叠；以及第二晶体管，包括衬底上的第二栅堆叠，其中第一栅堆叠包括设置在衬底上的第一铁电材料层、设置在第一铁电材料层上的第一功函数层和设置在第一功函数层上的第一上栅电极，其中第二栅堆叠包括设置在衬底上的第二铁电材料层、设置在第二铁电材料层上的第二功函数层和设置在第二功函数层上的第二上栅电极，其中第一功函数层包括与第二功函数层相同的材料，以及其中第一栅堆叠的有效功函数不同于第二栅堆叠的有效功函数。

相关申请的交叉引用

本申请要求于2018年7月5日在韩国知识产权局提交的韩国专利申请No.10-2018-0078126和2019年1月7日在韩国知识产权局提交的韩国专利申请No.10-2019-0001698的优先权，其全部公开内容通过引用一并于此。

技术领域

本发明构思涉及一种半导体器件，更具体地，涉及一种这样的半导体器件，该半导体器件包括具有使用铁电材料的负电容(NC)的晶体管。

背景技术

金属氧化物半导体场效应晶体管(MOSET)的发展使得集成电路的集成密度不断增加。例如，集成电路的集成密度(通常定义为每单位芯片面积的晶体管总数)每两年翻一番。为了提高集成电路的集成密度，单独晶体管的尺寸不断减小。因此，引入了用于改善小型化晶体管性能的半导体技术。

这些半导体技术可以包括高介电常数(高k)金属栅(HKMG)技术和鳍式场效应晶体管(FinFET)技术。HKMG技术改善了栅电容并降低了漏电流，FinFET技术改善了沟道区的电位受漏极电压影响的短沟道效应(SCE)。

然而，晶体管尺寸的减小并未带来晶体管驱动电压的降低。因此，互补金属氧化物半导体(CMOS)晶体管的功率密度呈指数增加。为了降低功率密度，应降低驱动电压。然而，由于硅基MOSFET具有基于热发射的物理工作特性，因此非常低的电源电压并不常见。

因此，需要一种在室温下亚阈值摆幅(SS)小于60mV/decade(这是SS的物理极限)的晶体管。

发明内容

根据本发明构思的示例性实施例，提供了一种半导体器件，包括：第一晶体管，包括衬底上的第一栅堆叠；以及第二晶体管，包括衬底上的第二栅堆叠，其中第一栅堆叠包括设置在衬底上的第一铁电材料层、设置在第一铁电材料层上的第一功函数层和设置在第一功函数层上的第一上栅电极，其中第二栅堆叠包括设置在衬底上的第二铁电材料层、设置在第二铁电材料层上的第二功函数层和设置在第二功函数层上的第二上栅电极，其中第一功函数层包括与第二功函数层相同的材料，以及其中第一栅堆叠的有效功函数不同于第二栅堆叠的有效功函数。

根据本发明构思的示例性实施例，提供了一种半导体器件，包括：第一晶体管，包括衬底上的第一栅堆叠；以及第二晶体管，包括衬底上的第二栅堆叠，其中第一栅堆叠包括设置在衬底上的第一铁电材料层、接触第一铁电材料层的第一功函数层和没置在第一功函数层上的第一上栅电极，其中第二栅堆叠包括设置在衬底上的第二铁电材料层、接触第二铁电材料层的第二功函数层和设置在第二功函数层上的第二上栅电极，其中第一铁电材料层和第二铁电材料层包括相同的材料，其中第一铁电材料层的厚度等于第二铁电材料层的厚度，以及其中第一栅堆叠的有效功函数不同于第二栅堆叠的有效功函数。

根据本发明构思的示例性实施例，提供了一种半导体器件，包括：第一负电容场效应晶体管(NCFET)，包括衬底上的第一栅堆叠；以及第二NCFET，包括衬底上的第二栅堆叠，其中第一栅堆叠包括设置在衬底上的第一界面层、设置在第一界面层上的第一栅绝缘层、设置在第一栅绝缘层上的第一功函数层和设置在第一功函数层上的第一上栅电极，其中第二栅堆叠包括设置在衬底上的第二界面层、设置在第二界面层上的第二栅绝缘层、设置在第二栅绝缘层上的第二功函数层和设置在第二功函数层上的第二上栅电极，以及其中第一栅堆叠的结构不同于第二栅堆叠的结构，以及其中第一栅堆叠的有效功函数不同于第二栅堆叠的有效功函数。

附图说明