[发明专利]一种面向故障锁相环测试电路

说明书

本发明提供一种面向故障锁相环测试电路，包括FOT测试控制电路和FOT故障检测电路。其中，FOT测试控制电路由脉冲宽度检测电路、锁定状态判断电路以及分频数变化检测电路组成，FOT故障检测电路主要由故障信息捕获电路、CRC校验码生成电路和CRC校验码比较电路组成。FOT测试控制电路用于锁相环锁定状态的判断，并控制FOT故障检测电路捕获故障信息，实现锁相环在线BIST测试。本电路采用具有强检错能力的CRC编码技术进行故障检测，可以实现指定故障模型的较高故障覆盖率，有效降低测试成本，并且不会对锁相环的性能造成影响。

技术领域

本发明属于电子电路技术领域，具体涉及一种面向故障锁相环测试电路。

背景技术

随着超大规模集成电路和片上系统的快速发展，数字电路和模拟电路集成于同一芯片上已成为集成电路的发展趋势。并且，随着集成技术的不断发展，数模混合信号电路在一个芯片中所占的比重也越来越大。为了保证芯片性能的高可靠性，对数模混合信号电路的测试变得至关重要。尤其是其中模拟信号电路的测试复杂性使得数模混合信号电路的测试成了混合信号集成电路发展的一个重大阻碍。数模混合信号电路中由于连续复杂模拟信号的存在，使各个阶段下的数模混合信号电路测试变得十分困难。

锁相环作为常见的数模混合信号电路，被广泛地应用于频率合成、时钟分配、相位解调、时间恢复等，锁相环性能直接决定了整个系统的工作稳定性和各项指标的好坏。因此，为了保证系统性能需要充分保证锁相环质量，传统的锁相环测试方法主要是通过使用外部测试仪器。然而，随着锁相环的应用越来越复杂且对其质量的要求越来越高。普通测试仪器已经不能够满足测试要求，若使用更高级的测试仪器必将会大幅度地提高测试成本。

发明内容

本发明所要解决的技术问题是克服现有技术的不足，提供一种面向故障锁相环测试电路，基于BIST技术，该电路可以实现指定故障模型的较高故障覆盖率，有效降低测试成本，并且对锁相环性能影响较小。

本发明提供一种面向故障锁相环测试电路，包括FOT测试控制电路和FOT 故障监测电路，FOT测试控制电路的测试端接收测试模式信号，其输入端接收锁相环输出的时钟信号，FOT测试控制电路输出的锁定状态指示信号输入FOT 故障监测电路的输入端，其输出端输出监测结果；

FOT测试控制电路包括分频数变化检测电路、脉冲宽度检测电路和锁定状态判断电路；

分频数变化检测电路，用于在分频设置发生变化时判断锁相环的失锁状态，并传输至脉冲宽度检测电路；

脉冲宽度检测电路，用于接收锁相环鉴频鉴相器输出的up和down信号之间的相位差，并将相位差与设定门限宽度比较的结果传输至锁定状态判断电路；

锁定状态判断电路，用于统计脉冲宽度检测电路中连续周期相位差小于门限宽度的周期数，并根据周期数判断锁相环的锁定状态，输出锁定状态指示信号；

FOT故障监测电路包括故障信息捕获模块、CRC校验码生成模块和CRC校验码比较模块，故障信息捕获模块采集时钟信息，再传输至CRC校验码生成模块生成对应的CRC校验码，生成的CRC校验码传输至CRC校验码比较模块与标准 CRC校验码匹配，判断锁相环的状态。

作为本发明的进一步技术方案，脉冲宽度检测电路包括两个与门、一个异或门、一个或门、两个缓冲器、一个可编程延时单元和两个触发器，两个与门的输入端均与锁相环鉴频鉴相器输出的up和down信号相连，两个与门的输出端分别连接异或门的两个输入端，异或门的输出端分为两路，一路连接第一触发器的IN输入信号端，另一路通过缓冲器连接第二触发器；第一触发器的RN 复位端连接或门的输出端，或门的输入端分别输入锁相环参考时钟信号和反馈时钟信号，第一触发器的输出端经可编程延时单元和缓冲器连接第二触发器的输入端，第二触发器输出复位信号至锁定状态判断电路。